[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及一种半导体器件的制造方法。

背景技术

随着半导体制造技术的不断进步，作为衡量半导体制造技术工艺水平的栅极的线宽也越来越小，所述栅极的线宽已经能够做到65nm甚至更小。小的栅极线宽可以减小形成的半导体器件的驱动电压，进而减小功耗；并且，小的栅极线宽也可以使形成的半导体器件的尺寸减小，提高集成度，增加单位面积上的半导体器件的数量，进而降低生产成本。目前，在互补金属氧化物半导体器件(CMOS)的制造过程中，制造栅极的优选材料是多晶硅，所述多晶硅具有特殊的耐热性以及较高的刻蚀成图精确性，业界通常采用对多晶硅进行预掺杂的方法来改善栅极的电阻率。

具体请参考图1A～1D，其为现有的栅极制造方法的各步骤相应结构的剖面示意图。参考图1A所示，首先提供半导体衬底100，接着在所述半导体衬底100上依次形成栅极介质层110和多晶硅层120。对于CMOS器件中的NMOS和PMOS器件来说，对多晶硅进行预掺杂能够减小形成的栅极的电阻率，从而改善CMOS器件的阈值电压和驱动电流特性，提高CMOS器件的性能。以NMOS器件为例，通常采用掺杂了N型杂质(例如磷)的多晶硅来制作栅极。

参考图1B所示，利用化学气相沉积工艺在所述多晶硅层120上形成硬掩膜层，接着在所述硬掩膜层上旋涂光刻胶层，并利用曝光显影工艺图案化所述光刻胶层，并以图案化后的光刻胶层为掩膜刻蚀所述硬掩膜层，以形成图案化硬掩膜层130a，所述图案化硬掩膜层130a的材质通常为氮化硅或氮氧化硅。

参考图1C所示，以所述图案化硬掩膜层130a为掩膜，依次刻蚀所述多晶硅层120和栅极介质层110，以形成栅极，所述栅极包括图案化栅极介质层110a和图案化多晶硅层120a，所述图案化硬掩膜层130a对多晶硅的刻蚀选择比很高，有利于形成轮廓良好的栅极。

参考图1D所示，最后，利用湿法腐蚀的方式去除所述图案化硬掩膜层130a，所述湿法腐蚀工艺所使用的腐蚀液为磷酸(H₃PO₄)。由于所述图案化硬掩膜层130a的材料比较致密，因此湿法腐蚀的时间必须足够长才能确保所述图案化硬掩膜层130a被彻底去除。但是，在实际生产中发现，在利用磷酸溶液去除图案化硬掩膜层130a的过程中，磷酸溶液会同时腐蚀掺杂了N型杂质的多晶硅，导致栅极的顶面产生边角，即形成如图1D所示的颈状(necking)缺陷，所述颈状缺陷将导致栅极的尺寸改变，进而影响半导体器件的性能。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，以减少颈状缺陷的产生，提高半导体器件的性能。

为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括：在半导体衬底上依次形成栅极介质层、多晶硅层和刻蚀停止层；在所述刻蚀停止层上形成图案化硬掩膜层；以图案化硬掩膜层为掩膜，刻蚀所述刻蚀停止层形成图案化刻蚀停止层；以图案化硬掩膜层为掩膜，刻蚀多晶硅层和栅极介质层形成栅极，所述栅极包括图案化栅极介质层和图案化多晶硅层；在所述栅极侧壁和半导体衬底表面形成保护层；利用干法刻蚀方式去除所述图案化硬掩膜层。

可选的，在所述半导体器件的制造方法中，所述保护层的材质为二氧化硅，所述保护层的厚度为10～

可选的，在所述半导体器件的制造方法中，所述保护层是利用退火工艺形成，所述退火工艺的温度为600～900℃，所述退火工艺使用的反应气体为O₂和N₂的混合物，所述反应气体中O₂的流量为50～1000sccm，所述反应气体中N₂的流量为50～1000sccm。

可选的，在所述半导体器件的制造方法中，所述图案化硬掩膜层的材质为氮化硅或氮氧化硅。

可选的，在所述半导体器件的制造方法中，所述刻蚀停止层的材质为二氧化硅，所述刻蚀停止层的厚度为10～

可选的，在所述半导体器件的制造方法中，去除所述图案化硬掩膜层使用的刻蚀气体为CH₃F和O₂的混合物，所述刻蚀气体中CH₃F的流量为50～500sccm，所述刻蚀气体中O₂的流量为10～500sccm。

与现有技术相比，本发明提供的半导体器件的制造方法具有以下优点：