[发明专利]一种多核心处理器

说明书

技术领域

本发明属于计算机与数字通信领域，涉及一种多核心处理器，，该多核心处理器中的所有主处理器和从处理器都是超长指令字处理器。

技术背景

数字通信尤其是无线通信的快速发展对数字信号处理的能力提出了越来越高的要求。依靠提高主频来提高数字信号处理能力的方法受限于芯片功耗，散热和制造工艺，扩展能力有限。超长指令字(VLIW)和多核心的处理器结构能够很好地扩展数字信号处理器的能力。

我们知道，并行计算机或者是超长计算机就是用网络把一些通用的处理器或计算机连接在一起提供强大的处理器能力，并行计算机的架构和编程的模式都影响并行处理的能力。由于数字信号处理多是并行的处理运算，尤其是矢量运算，所以我们可以在嵌入式的数字信号处理器中采用类似超长计算机的结构，即在一块芯片上集成很多个处理器核心，这些处理器核心通过芯片上的总线互相通信协作，这样能够有效的提高处理器的能力，这类处理器我们叫做多核心处理器或者处理器阵列。多核处理器的关键是多个核心之间的通信和协作。多核心处理器按照多核之间的通信方式可以划分为三种：第一种是共享内存的多核心处理器，多核心处理器中不同的核心可以访问同一块公共内存(Share memory)，这样多核心之间通过共享内存来通信。第二种是分布式内存(Distributed memory)的多核心处理器，多核心之间通过消息传递来通信。第三种是前两种模式的混合，整个处理器阵列划分成处理器集合(Cluster)，每个处理器集合内部的多个核心之间是通过共享内存方式通信，处理器集合之间是通过消息传递来通信。在并行计算机或者超长计算机结构中，无论是共享内存还是分布式内存或者是混合式结构，多个处理器之间的协作除了与并行计算机的结构有关外，还与编程模式比如是MPI还是OpenMP或者是MPI+OpenMP有很大的关系。对嵌入式的多核心处理器，很难应用复杂的编程模式，所以多核心之间的协作更多的依赖硬件结构。

发明内容

本发明的目的就是在采用上述第三种混合式多核心架构的基础上，设计一种具有超长指令字处理器阵列的多核心处理器，让每一个处理器集合中的多个处理器以及不同的处理器集合之间能够无缝的协作，从而更好地完成单指令多数据(SIMD)或者多指令多数据(MIMD)的并行处理工作。

本发明的技术解决方案如下：

一种多核心处理器，包括多个按照行列分布的处理器集合和一个调试配置单元，所述处理器集合中有一个主处理器和多个从处理器，所述的多个从处理器之间以及从处理器和主处理器之间通过局部总线连接，其特征为，所述主处理器和从处理器都是超长指令字处理器；处理器集合为M*N个，组成多个处理器集合的M*N阵列；M、N分别为行数和列数，且均为大于1的自然数；共有M*N个交换单元与M*N个处理器集合一一对应；且M*N阵列的每一个节点处设有一个所述的交换单元；上下或左右相邻的交换单元之间以及处理器集合与对应的交换单元之间均通过全局总线连接；M*N个交换单元中的第一行交换单元均与调试配置单元通过全局总线连接。

所述调试配置单元有N套输入输出端口通过全局总线分别连接到多核心处理器的N列处理器集合，每套全局总线的输入端都连接到一个FIFO缓冲器上，FIFO缓冲器的宽度等于总线宽度，N个FIFO缓冲器的非空状态线组合在一起连接到调试控制状态机，调试控制状态机与所述N个FIFO缓冲器的使能端之间通过读使能控制信号线相接，每个FIFO缓冲器的输出端连接到有N个输入端口的复用器的一个输入端口；调试控制状态机分别与调试寄存器与JTAG接口相连接；控制状态机与JTAG接口相连。控制状态机主要有三个状态：发送程序控制命令(执行，停止，单步执行等)，写数据到处理器集合，读取处理器集合的数据。状态机的切换由JTAG接口输入的信息，调试寄存器中的内容和N个FIFO缓冲器的状态来控制。