[发明专利]一种多核心处理器

权利要求书

1.一种多核心处理器，包括多个按照行列分布的处理器集合(1)和一个调试配置单元(9)，所述处理器集合(1)中有一个主处理器(2)和多个从处理器(3)，所述的多个从处理器(3)之间以及从处理器(3)和主处理器(2)之间通过局部总线(4)连接，其特征为，所述主处理器(2)和从处理器(3)都是超长指令字处理器；处理器集合为M*N个，组成多个处理器集合的M*N阵列；M、N分别为行数和列数，且均为大于1的自然数；共有M*N个交换单元(6)与M*N个处理器集合一一对应；且M*N阵列的每一个节点处设有一个所述的交换单元(6)；上下或左右相邻的交换单元(6)之间以及处理器集合(1)与对应的交换单元之间均通过全局总线(5)连接；M*N个交换单元(6)中的第一行交换单元(6)均与调试配置单元(9)通过全局总线(5)连接。

2.根据权利要求1所述的多核心处理器，其特征在于，所述调试配置单元(9)有N套输入输出端口通过全局总线(5)分别连接到多核心处理器的N列处理器集合，每套全局总线的输入端都连接到一个FIFO缓冲器(9-5)上，FIFO缓冲器的宽度等于总线宽度，N个FIFO缓冲器的非空状态线(9-6)组合在一起连接到调试控制状态机(9-3)，调试控制状态机(9-3)与所述N个FIFO缓冲器的使能端之间通过读使能控制信号线(9-7)相接，每个FIFO缓冲器的输出端连接到有N个输入端口的复用器(9-4)的一个输入端口；调试控制状态机(9-3)分别与调试寄存器(9-2)与JTAG接口相连接；控制状态机与JTAG接口相连。

所述的交换单元(6)包括X套输入输出端口；每一套输入输出端口的输出端口接一个多输入与门(6-2)的输出端；所述多输入与门的X-1路输入端对应另外X-1套输入输出端口的输入端口；每一套输入输出端口的输入端口均接有一个交换路由控制器(6-1)；每一个交换路由控制器(6-1)输出端接和该交换路由控制器对应的输入输出端口之外的X-1套输入输出端口中的输出端复用器的控制端，输出端复用器的的一个输入端是全‘1’，另一个输入端是总线输入，输出端复用器的输出端口连接到多输入与门的输出端口，X取值为5。

3.根据权利要求2所述的多核心处理器，其特征在于，所述的全局数据总线(5)的输出总线(5-1)及输入总线(5-2)的总线宽度都是D+T比特，其中D比特用来传输数据信息，D取值为32，另外T比特用来传输数据信息的类型，T取值为3。

所述的主处理器包括控制使能信号输入端口、全局总线端口、局部总线接口、配置与控制模块(2-1)、延迟匹配单元(2-2)、主处理器复用器、程序存储器(2-5)，数据存储器(2-6)、寄存器文件(2-7)、取指令单元(2-8)、指令译码单元(2-9)、读寄存器单元(2-10)、执行单元(2-11)和写寄存器单元(2-12)；主处理器的配置和控制模块(2-1)依次通过第一主处理器复用器(2-3)和数据写总线(4-2)与从处理器通信连接；取指令单元(2-8)与程序存储器(2-5)连接，主处理器通过局部总线中的数据写总线(4-2)和数据读总线(4-3)与从处理器通信连接；主处理器通过全局总线(5-2)与另外的处理器集合通信；

所述局部总线(4)包括用于主处理器(2)读写从处理器(3)的数据存储器的数据读总线(4-3)和数据写总线(4-2)、用于主处理器(2)发送超长指令字到从处理器(3)的指令总线(4-1)，还包括将处理器集合(1)中的多个从处理器(3)连成一个双向拓扑环的寄存器通信总线，第一寄存器通信总线(4-4)传输来自于拓扑环中左边相邻从处理器的寄存器通信数据，第二寄存器通信总线(4-5)传输来自于拓扑环中右边相邻从处理器的寄存器通信数据，第三寄存器通信总线(4-6)发送寄存器通信数据到拓扑环中左右相邻的从处理器。

4.根据权利要求3所述的多核心处理器，其特征在于，所述局部总线(4)中的指令总线(4-1)的宽度是V+1比特，其中V比特用来传输超长指令字，与超长指令字的最大长度相同，为64比特，另外的1比特为指令有效位；所述局部总线(4)中的数据写总线(4-2)及数据读总线(4-3)的宽度为D+T比特，其中D比特用来传输数据信息，D取值为32，另外T比特用来传输数据信息的类型，T取值为3。

5.根据权利要求2所述的多核心处理器，其特征在于，5套输入输出端口分别连接上边相邻交换单元的输入输出端口、连接下边相邻交换单元的输入输出端口、连接左边相邻交换单元的输入输出端口、连接右边相邻交换单元的输入输出端口和连接相邻主处理器单元的输入输出端口。