[发明专利]一种有效避免闩锁效应的可控硅ESD保护结构

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种可有效避免闩锁效应的ESD保护结构。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。

静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。

ESD是指静电放电(Electrostatic Discharge，简称ESD)，因ESD产生的原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型：人体模型HBM(Human Body Model)、机器模型MM(Machine Model)和带电器件模型CDM(charged Device Model)和电场感应模型FIM(Field Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬间放电电流；MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。

ESD引起的失效原因主要有2种：热失效和电失效。局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。ESD引起的失效有3种失效模式，分别是：硬失效、软失效以及潜在失效，所谓硬失效是指物质损伤或毁坏，所谓软失效是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。

为了防止CMOS集成电路产品因ESD而造成失效，CMOS集成电路产品通常必须使用具有高性能、高耐受力的ESD保护器件。目前已有多种ESD保护器件被提出，如二极管以及栅极接地的MOS管等，其中公认效果比较好的保护器件是可控硅整流器(SCR：Silicon Controlled Rectifier)。

请参考图1，图1为带SCR保护器件的集成电路产品的电路结构，如图1所示，SCR保护器件300的阳极(+)连接在芯片结合垫100与芯片内部电路200之间，即ESD电荷注入端，SCR保护器件的阴极(-)接地，这样，芯片中积累的静电就可以通过SCR保护器件快速泄放到地，从而可避免芯片因静电放电而失效。

请继续参考图2，图2为现有的SCR保护器件的结构示意图，如图2所示，现有的SCR保护器件300的结构包括P型衬底301，所述P型衬底301上包括有N阱302及P阱303；所述N阱302内包括第一N⁺注入区304及第一P⁺注入区305，所述P阱303内包括第二N⁺注入区307及第二P⁺注入区308，其中第一N⁺注入区304设置在远离P阱303的一端，第一P⁺注入区305设置在靠近P阱303的一端；第二P⁺注入区308设置在远离N阱302的一端，第二N⁺注入区307设置在靠近N阱302的一端。所述第一N⁺注入区304与所述第一P⁺注入区305之间以及所述第二N⁺注入区307与所述第二P⁺注入区308之间均用浅沟槽隔离(STI)306进行隔离，并且所述第一P⁺注入区305与所述第二N⁺注入区307之间也用浅沟槽隔离(STI)306进行隔离。并且N阱302中的第一N⁺注入区304及第一P⁺注入区305接电学阳极Anode，P阱303中的第二N⁺注入区307及第二P⁺注入区308接电学阴极Cathode。其中，N阱302内的第一P⁺注入区305，N阱302，P阱303，P阱303内的第二N⁺注入区307组成了P-N-P-N四层半导体结构，这也是导致CMOS集成电路发生闩锁效应问题的结构。