[发明专利]用于数字电路的时钟电路

说明书

技术领域

本发明涉及用于数字电路的时钟信号的产生，具体地说，涉及例如适合于在通信网络设备中使用的具有睡眠模式的时钟电路。

背景技术

数字设备由时钟信号驱动，时钟信号控制在数字电路内的操作顺序。该数字部件的功率消耗与时钟信号的频率有关。时钟的频率越高，功率消耗将越高。由于世界走向生手环境，能量有效技术在通信领域中变得越来越重要。例如，新的IEEE 802.3以太网标准要求能量有效的以太网。

断电模式在当前的设备中是可用的，但是，这不允许有效监视该链路。此外，在断电模式之后恢复不是无误差的，并且进一步该断电模式不允许功率被即时地降低或者提高。在断电模式下，该时钟典型地保持运行，同时关闭该电路的剩余部分。

美国专利公布号2003/0074595公开了一种用于基于一个整数值动态地从输入时钟修改输出时钟的装置。但是，在本公布中，甚至在没有对处理需要的情况下，该时钟始终保持运行。

发明内容

本发明的实施例通过当设备没有满负荷使用的时候将时钟速度改变为降低的速率来实现能量节省，并且当不活动的时候，该时钟可以完全地停止。例如，在以10Gb/s运行的以太网链路的情况下，如果该链路满负荷工作，该时钟速度将处于最大限度。如果该链路以小于满载容量工作，该以太网速度可以按照运行时的使用水平被连续地改变。当该链路满负荷工作的时候，类似的技术允许运行时恢复额定的时钟速率。

按照本发明，提供了一种用于设计成能由以速率R运行的时钟驱动的数字电路的时钟电路，其中R＝1/P，并且P是周期，包括：具有周期P_HS的高速时钟；具有时钟启动输入端、用于接受整数n的输入端、和用于接受整数q的输入端的控制器；用于产生具有周期P和P+m的输出时钟的数字时钟发生器，其中P＝n*P_HS，并且m是整数；用于选择一个响应于来自所述控制器的信号的所述输出时钟的无低频干扰时钟选择器；和其中所述控制器响应于时钟停用/启动信号以停止和起动所述输出时钟，和进一步其中所述控制器被配置成在当所述数字电路以降低的容量操作的时候的周期期间将时钟速率R降低为更低的速率R′，其中所述控制器被配置成在从时钟速率R转换到更低的速率R′期间插入q个静止周期，和其中响应于时钟停用信号，所述控制器被配置停止输出时钟，直到接收到新的时钟启动信号为止。

通过对上升和下降沿计数，并且对时钟的起动和停止编程，该时钟的频率可以以平滑方式降低，从而降低频率、用于不同的时钟速率的协调和调度时钟转换(速率变化、时钟的停止或者起动)，以便降低或者提高该频率，并且从插件板上的处理器发出命令去命令该时钟减速或者加速，或者从而停止提高或者降低该时钟频率。

本发明的实施例提供建立充分地管理时钟的能力，使得用户可以对时钟需要切换到关闭模式，或者时钟需要切换到低频速率的瞬间编程。该用户可以对时钟需要起动或者加速的瞬间编程。该用户还可以对出现在上升沿或者下降沿上的转换编程。

该时钟可编程性将保证不会出现时钟低频瞬态干扰，或者确实出现不会干扰接收机电路操作的任何低频瞬态干扰。在本发明的另一个方面中，提供了一种在名义上地以速率R运行的数字电路中节省功率的方法，其中R＝1/P和P是周期，该方法包括：产生具有周期P_HS的高速时钟；使用数字时钟发生器产生具有周期P和P+m的输出时钟，其中P＝n*P_HS，并且m是整数；在当所述数字电路以降低的容量操作的时候的周期期间，将时钟速率R降低为更低的速率R′；在从时钟速率R转换到更低的速率R′期间插入q个静止周期，和响应于时钟停用信号，停止输出时钟，直到接收到新的时钟启动信号为止。

附图说明

现在将参考所附的附图仅仅通过举例来更详细地描述本发明，其中：

图1是示出平滑时钟转换的时序图；

图2是具有静止阶段的时序图；

图3是为了得到平滑转换效果的设备的方框图；

图4是举例说明包含在得到平滑转换效果中过程的流程图；和

图5是按照本发明一个实施例的时钟电路的高级方框图。

具体实施方式

当该数字电路没有满负荷工作的时候，本发明的实施例通过降低时钟速度降低功率消耗。问题是如果该时钟中断或者时钟速率变化，则需要输入时钟的电路或者集成电路(IC)不能适当地起作用，除非其设计成能允许这样的变化之外的时钟速率变化，因为它们不能接受在时钟速率方面突然的转换。本发明的实施例允许没有特别地设计成能接受时钟速率变化的IC当上述的时钟速率变化的时候工作。当时钟速率被降低的时候，这些电路将经历低的信息通过量。