[发明专利]用于数字电路的时钟电路

权利要求书

1.一种用于设计成能由以速率R运行的时钟驱动的数字电路的时钟电路，其中R＝1/P，并且P是周期，包括：

具有周期P_HS的高速时钟；

具有时钟启动输入端、用于接受整数n的输入端，和用于接受整数q的输入端的控制器；

用于产生具有周期P和P+m的输出时钟的数字时钟发生器，其中P＝n*P_HS，并且m是整数；

用于选择一个响应于来自所述控制器的信号的所述输出时钟的无低频干扰时钟选择器；和

其中所述控制器响应于时钟停用/启动信号以停止和起动所述输出时钟，和进一步其中所述控制器被配置成在当所述数字电路以降低的容量操作的时候的周期期间将时钟速率R降低为更低的速率R′，其中所述控制器被配置成在从时钟速率R转换到更低的速率R’期间插入q个静止周期，和其中响应于时钟停用信号，所述控制器被配置停止输出时钟，直到接收到新的时钟启动信号为止。

2.根据权利要求1所述的时钟电路，其中，控制器被配置成通过改变在触发边缘上的时钟周期，同时改变脉冲宽度以在数字电路的容许限度内保持时钟的工作周期，影响在速率R和更低的速率R′之间的转换。

3.根据权利要求1或2所述的时钟电路，其中，所述控制器还具有用于有选择地设置变量m的输入端。

4.根据权利要求1～3的任一项所述的时钟电路，其中，所述控制器进一步具有用于接收定时器时钟以在它们已经停止某个时段之后叫醒输出时钟的定时器输入端。

5.根据权利要求1～4的任一项所述的时钟电路，其中，所述时钟电路被配置成在从响应于数据活性的睡眠模式叫醒之后改变速率。

6.根据权利要求5所述的时钟电路，其中，所述时钟电路被配置成在叫醒之后以高速R起动，并且如果数据活性低于电路阈值，切换到更低的速率R′。

7.一种在名义上地以速率R运行的数字电路中节省功率的方法，其中R＝1/P，并且P是周期，该方法包括：

产生具有周期P_HS的高速时钟；

使用数字时钟发生器产生具有周期P和P+m的输出时钟，其中P＝n*P_HS，并且m是整数；

在当所述数字电路以降低的容量操作的时候的周期期间，将时钟速率R降低为更低的速率R′；

在从时钟速率R转换到更低的速率R′期间插入q个静止周期，和

响应于时钟停用信号，停止输出时钟，直到接收到新的时钟启动信号为止。

8.根据权利要求7所述的方法，其中，通过改变在触发边缘上的时钟周期，同时改变脉冲宽度以在数字电路的容许限度内保持时钟的工作周期，影响在速率R和更低的速率R′之间的转换。

9.根据权利要求7或8所述的方法，其中，变量n、m和q是用户可选择的。

10.根据权利要求7～9的任一项所述的方法，其中，数字时钟发生器被周期地叫醒以确定是否存在数据活性。

11.根据权利要求10所述的方法，其中，在数字时钟发生器从响应于数据活性的睡眠模式被叫醒之后，速率被改变。

12.根据权利要求11所述的方法，其中，所述时钟电路在被叫醒之后以R输出时钟，并且如果数据活性低于某个阈值，切换到更低的速率R′。