[发明专利]制作半导体器件的方法、设备、程序及产生掩模数据的程序

说明书

技术领域

本发明涉及用于制作半导体器件的方法、用于制作半导体器件的设备、用于制作半导体器件的程序以及用于产生掩模数据的程序。更具体地，本发明涉及这样一些用于制作半导体器件的方法、用于制作半导体器件的设备、用于制作半导体器件的程序以及用于产生掩模数据的程序，其中在图案上的被平坦化膜将要被平坦化的情况下，它们预测将要残留作为阶梯差的部分，并且将这部分的存在反映到布局修正和制作条件中。

背景技术

作为用于处理较高集成度的半导体集成电路的技术，在将要制作半导体集成电路时已经执行了平坦化处理。平坦化处理技术的一个示例是化学机械研磨法(下文中有时称作“CMP法”)。

图18是用在CMP法中的研磨装置的概念图。该研磨装置包括研磨板、衬底保持基部以及研磨浆供应系统。研磨板由旋转的研磨板旋转轴可旋转地支撑，并且其表面设置有研磨垫。

衬底保持基部设置在研磨板上方，并且由衬底保持基部的旋转轴可旋转地支撑。例如，在衬底被研磨的情况下，将衬底设置在衬底保持基部上。衬底保持基部的旋转轴安装到沿着研磨垫的方向按压衬底保持基部的研磨压力调整机构(未示出)。

之后，在将含有研磨剂的研磨浆从研磨浆供应系统供应到研磨垫的同时，使研磨板旋转。同时，在使设置在衬底保持基部上的衬底旋转的同时，通过研磨压力调整机构调整衬底相对于研磨垫的研磨压力。通过上述方式，可以对衬底的表面进行研磨。

在这里，在电路图案上已经形成薄膜之后，为了提早解决问题并且减少制作半导体器件的制作成本，在通过CMP法使得所形成的薄膜平坦化时，预先预测在平坦化之后薄膜的厚度是非常重要的。此外，在半导体器件特性分析中，即，从确保集成电路中的时序收敛的观点来看，特别是在RC提取(寄生电阻、寄生电容提取)中，使用半导体器件的截面结构的信息。因此，通过预先预测将要形成在电路图案上并且被平坦化的薄膜的膜厚值，有可能缩短实现时序收敛所用的时间，并且反馈和使用组件的布局中的信息(诸如虚拟填充物)。

迄今为止，作为用于预测膜形成和研磨工艺的技术，已经提出了一些模拟技术(例如，参见日本专利No.3580036、日本专利No.3743120、日本未审查专利申请公报No.2007-103634、日本未审查专利申请公报No.2008-4683以及日本未审查专利申请公报No.10-144635)。

在日本专利No.3580036中，描述了一种用于预测在执行预定时间的研磨之后将会残留的阶梯差的形状的模拟方法。即，在使用研磨织物执行CMP的情况下，通过有限元法计算由阶梯差形状给予研磨织物的压力修正所造成的压力分布，并且将该分布转换为研磨速率，以便于预测在单位时间之后的加工形状。

在日本专利No.3743120中，公开了一种用于基于面积比预测研磨之后将会残留的膜量的技术。日本未审查专利申请公报No.2007-103634涉及一种用于在研磨后的计算时，通过改变面积比来考虑研磨之前的膜形成状态的技术；特别地，已经提出了一种考虑由O-TEOS和HDP形成的膜的图案宽度的转换量的技术。此外，根据转换后的图案的面积比来计算研磨压力，并将其转换为研磨速率，以便于计算研磨量。

日本未审查专利申请公报No.2008-4683中，公开了一种其中通过使用由校准法产生的模型来计算电镀之后的膜厚，以便于获得研磨之后的膜厚的技术。

此外，在日本未审查专利申请公报No.10-144635中，公开了一种其中在测试元件组(TEG)中预先确定阶梯差密度与膜厚阶梯差之间的关系，并且计算在实际布局中的面积密度，并在其中超过预定阶梯差阈值的部分中产生虚拟部分的技术。

发明内容

然而，在上述模拟技术中，因为执行了电镀后的膜厚的计算以及芯片的整个表面的研磨量的计算，所以产生处理时间较长的问题，并且需要较长时间来利用根据TEG数据的技术获得实验数据。

即，在迄今为止已经提出的技术中，在执行计算之前形成膜并且产生研磨模型。为了产生这个模型，有必要预先获得TEG数据并且将其输入到成膜和研磨模型，以便于确定参数。随后，在考虑获得实验数据、校准时间等时，除了计算实际研磨后的膜厚的时间之外，还需要许多处理。

此外，如果花费时间计算研磨之后的膜厚，那么将该计算结合到设计环境中是不实际的。因此，如日本未审查专利申请公报No.10-144635所述，难以使用用于优化虚拟部分的计算。由于这个原因，如美国专利No.2004/0139419所述，在实现与设计环境协调(诸如虚拟优化和布局修正)的情况下，基于模型的膜厚计算的使用是处理的负担。