[发明专利]包括ESD器件的集成电路

说明书

技术领域

本发明涉及包括ESD器件的集成电路。

背景技术

静电放电(ESD)器件在半导体技术中广泛的用于例如在装配或工作期间保护电路块免受静电放电影响。这些ESD器件要求快速的和可靠的电流消耗，从而在电路块损坏以前承担任何放电电流。

这需要一种包括具有改进的快速可靠的发动(onset)雪崩击穿的ESD器件的集成电路。

发明内容

一种集成电路，包括：半导体区域，其通过隔离区域与相邻的半导体区域电隔离；以及，其中ESD器件和配置为用于发射辐射的器件都形成在该半导体区域中。

一种集成电路，包括：第一半导体区域，其通过中间的隔离区域与第二半导体区域电隔离，该第一半导体区域包括ESD器件，该第二半导体区域包括配置为用于发射辐射的器件；以及，其中该ESD器件和该配置为用于发射辐射的器件都电耦合至相同的电路引脚对。

一种集成电路，包括：ESD器件，其形成在半导体衬底的半导体区域中，以及，配置为用于发射辐射的器件，设置在该ESD器件之上，该ESD器件和该配置为用于发射辐射的器件经由该半导体衬底的表面区域而光耦合。

一种用于形成集成电路的方法，包括：形成半导体区域，该半导体区域通过隔离区域与相邻的半导体区域电隔离；以及，在该半导体区域中形成ESD器件和配置为用于发射辐射的器件。

一种用于形成集成电路的方法，包括：形成第一半导体区域，该第一半导体区域通过中间隔离区域与第二半导体区域电隔离；在该第一半导体区域中形成ESD器件，并且在该第二半导体区域中形成配置为用于发射辐射的器件；以及，电耦合该ESD器件和该配置为用于发射辐射的器件至相同的电路引脚对。

附图说明

本文所包括的附图用以提供对实施例的进一步理解，并且合并并构成本说明书的一部分。附图说明了实施例并且与说明书一道用于解释实施例的原理。当通过参考下面的详细说明更好地理解其他实施例和所述实施例的多个预期优势时，将容易认识到他们。附图的元件并不需要彼此成比例。相同的附图标记表示相同的部分。

图1示出了集成电路的一个实施例的平面示意图，该集成电路包括在通过隔离区域与相邻的半导体区域电隔离的半导体区域中的ESD器件以及配置为用于发射辐射的器件。

图2示出了集成电路的一个实施例，该集成电路包括在相邻半导体区域中形成的ESD器件以及配置为用于发射辐射的器件，该ESD器件以及配置为用于发射辐射的器件电耦合至相同的电路引脚对。

图3示出了集成电路的一个实施例的截面示意图，该集成电路包括形成在半导体区域中的ESD器件以及设置在ESD器件之上的配置为用于发射辐射的器件。

图4示出了根据一个实施例的集成电路的ESD器件以及配置为用于发射辐射的器件的等效电路。

图5示出了根据一个实施例的集成电路的等效电路部分，该集成电路包括pn结ESD二极管、用于电压匹配的齐纳二极管阵列以及辐射发射正向偏置的pn结二极管。

图6示出了根据一个实施例的集成电路的等效电路部分，该集成电路包括pn结ESD二极管、用于电压匹配的齐纳二极管阵列以及辐射发射反向偏置的pn结二极管。

图7示出了根据一个实施例的集成电路的等效电路部分，该集成电路包括pn结ESD二极管以及具有电压匹配电路的发射辐射的金属氧化物半导体场效应晶体管(MOSFET)。

图8示出了根据一个实施例的集成电路的一个实施例的截面示意图，该集成电路包括在单沟槽隔离的n型半导体阱中的ESD器件以及配置为用于发射辐射的器件。

图9示出了根据一个实施例的集成电路的截面示意图，该集成电路包括在单结隔离n型半导体阱中的ESD器件以及配置为用于发射辐射的器件。

图10示出了根据一个实施例的集成电路的截面示意图，该集成电路包括在相邻的沟槽隔离n型半导体阱中的ESD器件以及配置为用于发射辐射的器件。

图11是根据一个实施例的简化流程图，其说明了制造包括ESD器件和辐射发射触发器件的集成电路的方法。

图12是根据一个实施例的简化流程图，其说明了制造包括ESD器件和辐射发射触发器件的集成电路的方法。

具体实施方式