[发明专利]多位宽数据串行转换装置

说明书

技术领域

本发明涉及串行数据转换技术领域，特别涉及一种多位宽数据串行转换装 置。

背景技术

在高速串行器和解串器(HSS，High Speed Serializer and Deserializer)系 统中，信号往往是通过电容或者变压器耦合传输的，在极端的长0长1情况下 发送数据时，交流耦合由于不能保持信号电平时间过长会导致信号电平衰落。 这样在串行器和解串器的接收端会造成工作点的漂移，同时由于数据缺少转 换，会影响时钟数据恢复(CDR，Clock and Date Recovery)电路的正常工作。

为了克服以上问题，在光纤通讯和千兆以太网中，广泛采用了8B/10B分 组编码。8B/10B保证了直流平衡，通过限制长0长1保证了数据的转换。同 时由于在系统中引入8B/10B分组编码，串行器和解串器的并口位宽需要同时 满足8bit和10bit的要求。

但是，由于传统的串行器和解串器模拟发送器中，并口位宽为8bit，需要 满足8B/10B要求时，一般需要增加一个数字先进先出(FIFO，First In First Out) 实现10bit到8bit的转换，再将8bit数字送入模拟发送器实现并串转换，这样 增加了数字设计的难度，增大了芯片面积。

发明内容

本发明实施例提供一种多位宽数据串行转换装置，能够实现数据的串行转 换，无需FIFO电路，结构简单。

本发明实施例提供一种多位宽数据串行转换装置，包括：数字逻辑模块、 PLL模块和第一串行转换模块；

所述数字逻辑模块，接收八的偶数倍并行数据或十的偶数倍并行数据，用 于在串口速率选择信号、位宽选择信号和时钟信号的控制下，将八的偶数倍并 行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位并行数 据；所述串口速率选择信号根据设定的串口速率进行设置；所述位宽选择信号， 根据接收的八的偶数倍并行数据或十的偶数倍并行数据的位数进行设置；

所述PLL模块，用于在所述串口速率选择信号和位宽选择信号的控制下， 由参考时钟信号产生所述时钟信号，所述时钟信号包括采样时钟信号和同步时 钟信号；

所述第一串行转换模块，用于在所述采样时钟信号和同步时钟信号的控制 下，将所述二十位并行数据转换为四位并行数据，或，将所述十六位并行数据 转换为四位并行数据。

以上技术方案提供的多位宽数据串行转换装置通过位宽选择信号的控制 可以将8或10的偶数倍数据转换为高速4位并行数据进行输出。该装置利用 简单的逻辑门和触发器即可实现数据的串行转换，无需FIFO电路，结构简单。

附图说明

图1是本发明提供的多位宽数据串行转换装置实施例一示意图；

图2是本发明实施例提供的第一串行转换模块的结构图；

图3是本发明实施例提供的数据采样单元的结构图；

图4是本发明实施例提供的数据生成单元的结构图；

图5是本发明当TXDIN为20位并行数据时时钟和数据对应的时序图；

图6是本发明当TXDIN为16位并行数据时时钟和数据对应的时序图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对 本发明的具体实施方式做详细的说明。

参见图1，该图为本发明提供的多位宽数据串行转换装置实施例一示意图。

本实施例提供的多位宽数据串行转换装置包括：数字逻辑模块101、锁相 环PLL模块102和第一串行转换模块103。

所述数字逻辑模块101，接收八的偶数倍并行数据或十的偶数倍并行数 据，用于在串口速率选择信号、位宽选择信号和时钟信号的控制下，将八的偶 数倍并行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位 并行数据；所述串口速率选择信号根据设定的串口速率进行设置；所述位宽选 择信号，根据接收的八或十的偶数倍并行数据的位数进行设置；

所述PLL模块102，用于在所述串口速率选择信号和位宽选择信号的控制 下，由参考时钟信号产生所述时钟信号，包括采样时钟信号和同步时钟信号；

所述第一串行转换模块103，用于在所述采样时钟信号和同步时钟信号的 控制下，将所述二十位并行数据转换为四位并行数据，或，将所述十六位并行 数据转换为四位并行数据；