[发明专利]多位宽数据串行转换装置

权利要求书

1.一种多位宽数据串行转换装置，其特征在于，包括：数字逻辑模块、 PLL模块和第一串行转换模块；

所述数字逻辑模块，接收八的偶数倍并行数据或十的偶数倍并行数据，用 于在串口速率选择信号、位宽选择信号和时钟信号的控制下，将八的偶数倍并 行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位并行数 据；所述串口速率选择信号根据设定的串口速率进行设置；所述位宽选择信号， 根据接收的八的偶数倍并行数据或十的偶数倍并行数据的位数进行设置；

所述PLL模块，用于在所述串口速率选择信号和位宽选择信号的控制下， 由参考时钟信号产生所述时钟信号，所述时钟信号包括采样时钟信号和同步时 钟信号；

所述第一串行转换模块，用于在所述采样时钟信号和同步时钟信号的控制 下，将所述二十位并行数据转换为四位并行数据，或，将所述十六位并行数据 转换为四位并行数据。

2.根据权利要求1所述的装置，其特征在于，当所述数字逻辑模块输出 的是二十位并行数据时，用于产生占空比为20％的占空比信号；当所述数字逻 辑模块输出的是十六位并行数据时，用于产生占空比为25％的占空比信号。

3.根据权利要求2所述的装置，其特征在于，所述PLL模块，还用于产 生占空比选择信号；

所述第一串行转换模块包括数据采样单元、数据生成单元和数据同步单 元；

所述数据采样单元，用于在所述采样时钟信号的上升沿，将所述二十位并 行数据的高十位输出至所述数据生成单元，或将所述十六位并行数据的高八位 输出至所述数据生成单元；在所述采样时钟信号的下降沿，将所述二十位并行 数据的低十位输出至所述数据生成单元，或将所述十六位并行数据的低八位输 出至所述数据生成单元；

所述数据生成单元，用于在所述占空比选择信号的控制下，将所述二十位 并行数据或十六位并行数据转换为四位并行数据输出至所述数据同步单元；

所述数据同步单元，用于在所述同步时钟信号的控制下，将所述四位并行 数据同步后输出。

4.根据权利要求3所述的装置，其特征在于，所述数据生成单元包括四 个相同的MUX电路，当所述数据采样单元输出的是二十位并行数据时，每个 MUX电路的控制端连接由所述占空比选择信号产生的五路脉冲控制信号，四 个MUX电路的输入端分别连接二十位并行数据中的五位数据，所述每个MUX 电路在所述脉冲控制信号的控制下将所述五位数据依次输出。

5.根据权利要求3所述的装置，其特征在于，所述数据生成单元包括四 个相同的MUX电路，当所述数据采样单元输出的是十六位并行数据时，每个 MUX电路的控制端连接由所述占空比选择信号产生的四路脉冲控制信号，四 个MUX电路的输入端分别连接十六位并行数据中的四位数据，所述每个MUX 电路在所述脉冲控制信号的控制下将所述四位数据依次输出。

6.根据权利要求3所述的装置，其特征在于，所述数据同步单元包括四 个D触发器，所述数据生成单元输出的四位并行数据分别输入四个D触发器 的输入端，所述四个D触发器的脉冲端均连接所述同步时钟信号，所述四个D 触发器的输出端输出同步后的四位并行数据。