[发明专利]一种微处理器和其信息储存方法

说明书

技术领域

本发明是有关于微处理器，特别是有关于非循序执行的微处理器内的分支预测。

背景技术

微处理器的架构规格(例如x86架构微处理器)都要求指令依照程序的顺序将其结果写入微处理器架构的可视状态中(此时通常称为指令循序引退(in-order retirement))。然而，就指令执行而言，循序引退指令的微处理器的微架构是以非循序方式(out-of-order)(也就是不会依照程序顺序，或称乱序)执行指令以产生指令结果。这类的微处理器通常会使用一称为重排序缓冲器(reorder buffer，ROB)的硬件架构或是类似的架构，用以在指令非循序执行的情况下循序引退指令。

重排序缓冲器用以储存处理器中每一个未引退指令的信息。未引退指令是指已经被提取、解码、甚至被执行(即执行单元已经产生其结果)，或者是等待发送以被执行的指令，其结果仍未写入微处理器架构的状态中。特别的是，重排序缓冲器储存的信息包含未引退指令之间的程序顺序(programorder)。此外，重排序缓冲器也用以储存每一个未引退指令的其它大量信息。

所有微处理器都包括多个分支指令于其指令集内。一般而言，处理器会依序地提取指令。然而，分支指令却会指示处理器自不连续的位置(non-sequential location)提取指令。因为分支指令在微处理器管线的前级被提取，却在管线的后级才被执行(即分支方向(direction)和目标地址最后才被决定)，所以分支指令会造成管线泡(pipeline bubbles)，而使得微处理器无法有效利用，并且会增加指令时钟周期数(clocks per instruction，CPI)，这是微处理器设计领域常见的问题。

为了克服上述问题，现今的微处理器都包括分支预测器(branchpredictors)，当指令被提取时，可用来预测分支指令和分支结果。分支预测是微处理器设计领域一种的技术手段。然而，当分支指令在管线中被执行时，大量的信息(分支信息)会被储存，用以修正分支指令的错误预测，以及用以更新分支预测器中的分支历史信息，使得分支预测器能够更正确地预测分支指令后续的执行操作。每一个分支指令需要储存的分支信息的位数(分支信息位)为200位。再者，用以储存分支信息的重排序缓冲器，其项目(entry)的数量也非常重要。当微处理器的执行资源(execution resources)增加时，重排序缓冲器中所需的项目数量亦需大幅增加，如此才能充分利用微处理器的执行资源。但是，如此一来，分支信息位的储存会造成重排序缓冲器的芯片面积变大，且亦会增加功率的消耗。

发明内容

本发明一实施例提供一种非循序执行暨循序引退的微处理器，包括：分支信息表以及重排序缓冲器。分支信息表包括N个分支信息项目，N个分支信息项目的每一者用以储存对应分支指令的相关分支信息。重排序缓冲器耦接于分支信息表，重排序缓冲器包括M个项目，M个项目的每一者用以储存微处理器内的未引退指令的相关信息，其中M个项目的每一者均包括第一字段，用以指示未引退指令是否为分支指令，若是，则还包括第二字段用来储存分支信息表的对应标签，对应标签用以指示分支信息表中储存分支指令的相关分支信息的对应分支信息项目，其中N小于M。

本发明另一实施例提供关于非循序执行暨循序引退的微处理器的信息储存方法，包括：储存分支信息表，其包括N个分支信息项目，其中N个分支信息项目的每一者用以储存对应分支指令的相关分支信息；以及储存微处理器内的多个未引退指令的相关信息于重排序缓冲器，重排序缓冲器包括M个项目，其中M个项目的每一者用以储存未引退指令的相关信息，其中M个项目的每一者均包括第一字段，用以指示未引退指令是否为分支指令，若是，则还包括第二字段用来储存分支信息表的对应标签，对应标签用以指示分支信息表中储存分支指令的相关分支信息的对应分支信息项目，其中N小于M。

附图说明

图1为本发明的微处理器的方块图；

图2为本发明的一方块图用以显示分支信息表内项目的内容；

图3为一方块图用以显示重排序缓冲器内项目的内容；

图4为图1的微处理器的操作流程图。

[主要元件标号说明]

100～微处理器；102～指令高速缓存；

104～x86指令字节队列；106～指令格式器；

107～分支信息表；108～已格式化指令队列；

112～指令转译器；116～暂存器别名表；

117～重排序缓冲器；118～保留站；

122～执行单元；126～提取单元；