[发明专利]一种微处理器和其信息储存方法

权利要求书

1.一种非循序执行暨循序引退的微处理器，包括：

一分支信息表，包括N个分支信息项目，上述N个分支信息项目的每一者用以储存一对应分支指令的相关分支信息；以及

一重排序缓冲器，耦接于上述分支信息表，上述重排序缓冲器包括M个项目，上述M个项目的每一者用以储存上述微处理器内的一未引退指令的相关信息，其中上述M个项目的每一者均包括一第一字段，用以指示上述未引退指令是否为一分支指令，若是，则还包括一第二字段用来储存上述分支信息表的一对应标签，该对应标签用以指示上述分支信息表中储存上述分支指令的相关分支信息的一对应分支信息项目；

其中N小于M。

2.根据权利要求1所述的非循序执行暨循序引退的微处理器，还包括：

一分支预测器，用以根据上述分支信息表，更新上述分支预测器的分支信息。

3.根据权利要求1所述的非循序执行暨循序引退的微处理器，还包括：

一执行单元，用以通过储存于上述分支信息表中的上述对应分支指令的相关分支信息，执行上述对应分支指令。

4.根据权利要求1所述的非循序执行暨循序引退的微处理器，还包括：

一指令解码器，在将上述分支指令解码后，用以指派上述分支指令至上述分支信息表的一分支信息项目。

5.根据权利要求4所述的非循序执行暨循序引退的微处理器，还包括：

一暂存器别名表，用以指派上述分支指令至上述重排序缓冲器的一项目，并将上述分支指令于上述分支信息表的该分支信息项目的一标签填入上述重排序缓冲器的该项目。

6.根据权利要求4所述的非循序执行暨循序引退的微处理器，其中上述指令解码器用以在无法指派上述分支信息表的上述N个分支信息项目的一者时，拖延上述微处理器的指令提取。

7.根据权利要求1所述的非循序执行暨循序引退的微处理器，其中储存于上述分支信息表的上述N个分支信息项目的每一者的上述对应分支指令的相关分支信息包括以下一者或其组合之一：

上述对应分支指令的一预测目标地址；

一全域分支样式；

一提取地址，用以提取上述对应分支指令；

上述微处理器的一传回堆栈的多个指针；

多个分支型态位，用以指示上述对应分支指令的分支型态；以及

上述对应分支指令的多个效能追踪位。

8.根据权利要求1所述的非循序执行暨循序引退的微处理器，其中储存于上述分支信息表的上述N个分支信息项目的每一者的上述对应分支指令的上述分支信息包括多个指示位，用以指示上述对应分支指令的一提取地址是否命中上述微处理器的一分支目标地址高速缓存。

9.根据权利要求1所述的非循序执行暨循序引退的微处理器，其中上述M个项目的每一者还包括一第三字段，用以指示上述分支指令是否发生。

10.一种关于非循序执行暨循序引退的微处理器的信息储存方法，包括：

储存一分支信息表，其包括N个分支信息项目，其中上述N个分支信息项目的每一者用以储存一对应分支指令的相关分支信息；以及

储存上述微处理器内的多个未引退指令的相关信息于一重排序缓冲器，上述重排序缓冲器包括M个项目，其中上述M个项目的每一者用以储存一未引退指令的相关信息，其中上述M个项目的每一者均包括一第一字段，用以指示上述未引退指令是否为一分支指令，若是，则还包括一第二字段用来储存上述分支信息表的一对应标签，该对应标签用以指示上述分支信息表中储存上述分支指令的相关分支信息的一对应分支信息项目；

其中N小于M。

11.根据权利要求10所述的关于非循序执行暨循序引退的微处理器的信息储存方法，还包括：

根据上述分支信息表，更新上述微处理器的一分支预测器的分支信息。

12.根据权利要求10所述的关于非循序执行暨循序引退的微处理器的信息储存方法，还包括：

通过储存于上述分支信息表中的上述对应分支指令的相关分支信息，执行上述对应分支指令。

13.根据权利要求10所述的关于非循序执行暨循序引退的微处理器的信息储存方法，还包括：

在将上述分支指令解码后，指派上述分支指令至上述分支信息表的一分支信息项目。