[发明专利]一种功能可重构的数字系统

说明书

技术领域

本发明属于数模混合信号处理器技术领域，具体涉及一种功能可重构的数字系统。

背景技术

本发明的功能可重构数字系统应用于可重构混合信号处理器中，可重构混合信号处理器不仅可以处理数字信号，还可以直接处理模拟信号而无需用A/D转换，提高了运行速度，节省了功耗和成本。可重构混合信号处理器片上集成了数字系统和模拟系统，不需要编程器，能够在系统运行过程中编程，以修改和重构电子系统。

发明内容

本发明的目的在于提出功能可重构的数字系统，以便能进一步提高信号处理器运行速度，节省功耗和成本。

本发明提出的功能可重构的数字系统，它包括微控制器模块102、串行外设接口模块103、静态存储器组104、计数器106、定时器105和可配置逻辑阵列101。系统在运行时，通过编程指令控制微控制器102，从输出端口输出串行数据通过串行外设接口103配置静态存储器组104，不同的值对应着可配置逻辑阵列101不同的功能。可配置逻辑阵列101由可配置逻辑模块108与开关电路107组成，由开关电路107选择输入信号，通过查找表110对应的逻辑关系输出数据。可配置逻辑阵列101的输入信号由外部直接输入，或者由微控制器102输入。定时器105的开始控制信号和计时初值由可配置逻辑阵列101控制，计数器106的复位与置位信号也由可配置逻辑阵列101控制。计数器106与定时器105的计数频率以及可配置逻辑阵列101的时钟频率，由静态存储器组104控制。

本发明中可重构静态存储器组104分散在电路中，将每一个静态存储器布置在功能电路的旁边。该静态存储器的预充电管只在串行外设接口103的时序无效的时候预充电。可配置逻辑阵列101的开关电路107的控制信号、计数器106的频率控制信号、定时器105的频率控制信号、可配置逻辑阵列101的频率选择的控制信号和可配置逻辑阵列101的连接模块109的控制信号均由静态存储器组104控制，另外，可配置逻辑模块108中的查找表107由若干个静态存储器组成。

本发明使用数模混合技术组成。其中，微控制器模块102、串行外设接口模块103使用数字技术，用硬件描述语言完成；静态存储器组104、计数器106、定时器105和可配置逻辑阵列101使用模拟技术，使用MOS管搭建而成。

附图说明

以下附图描述了本发明的实施例，这些附图和实例提供了本发明的实例并且它们是非限制性的和非穷尽的。

图1为本发明中的功能可重构的数字系统结构。

图2是串行外设接口的书序图。

图3是可配置逻辑阵列结构。

图4是可配置逻辑模块电路图。

图5开关电路结构图。

图6是连接模块结构图。

图中标号：101：可配置逻辑阵列，102：微控制器，103：串行外设接口，104：静态存储器组，105：定时器，106：计数器，107：开关电路，108：可配置逻辑模块，109：连接模块，110：查找表，111：开关，112：2位选择器，113：2位选择器，114：D触发器，115：4位选择器，201：串行外设接口时序中的时钟信号，202：串行外设接口时序中的片选信号，203：串行外设接口时序中的输入数据信号，204：串行外设接口时序中的输出数据信号。

具体实施方式

以下结合附图及实例对本发明进行详细说明。

如图1所示，它包括微控制器模块102、串行外设接口模块103、静态存储器组104、计数器106、定时器105和可配置逻辑阵列101。系统在运行时，通过指令控制微控制器模块102，从输出端口输出串行数据通过串行外设接口模块103配置静态存储器组104，而静态存储器组104与可配置逻辑阵列101的控制信号直接相连，因此其不同的值对应着可配置逻辑阵列101不同的功能。当可配置逻辑模块需要调用定时器105时，通过置TM[0]～TM[3]为高电平分别启动4个定时器105，同时传输初始数据到定时器105中。当定时器105计时完毕时，置INT[0]～INT[3]为高电平，并输出至可配置逻辑阵列101中。另外，定时器的计时频率可由静态存储器的值ST控制，在clk[0]～clk[7]中选择。计数器106的置位信号set由可配置逻辑阵列101控制，同样，计数器106的时钟频率也可选择，控制信号SC由静态存储器控制，调用完毕后，计数值counter可输出至可配置逻辑阵列101中。