[发明专利]半导体集成电路和用于半导体集成电路的测试方法

说明书

技术领域

本发明涉及一种半导体集成电路，并且具体地，涉及用于半导体集成电路的转换延迟故障测试。

背景技术

由于逻辑电路的信号线上的信号传输延迟增加，出现了转换延迟故障。转换延迟故障测试是其中具有不同地改变的逻辑值的测试图案(pattern)被输入到测试目标电路以检查在测试目标电路中是否已经出现转换延迟故障的测试。近年来，随着半导体器件的规模的增加，被包括在半导体器件中的随机存取存储器(RAM)的容量正在增加。伴随RAM的容量中的增加，要在用于RAM的转换延迟故障测试中测试的输入/输出路径也在增加。因此，需要一种能够在短时间内容易地设置RAM的地址端子的技术。

专利文献1公布一种半导体集成电路，通过使用扫描测试方案，该半导体集成电路能够容易地执行对在存储器的外围中的逻辑电路的测试或者存储器和逻辑电路之间的路径的测试。

参考图1，下面将会描述专利文献1中的半导体集成电路。图1是示出在专利文献1中的半导体集成电路10的构造的图。半导体集成电路10包括测试电路12、逻辑电路14、测试电路16、存储器18、逻辑电路20、以及测试电路22。

测试电路16包括用于来自于逻辑电路14的输出信号，即，数据输入信号DI[3:0]、地址信号输入ADDR[3:0]、以及诸如芯片选择信号CSN和写入信号WRN这样的控制信号的多路复用器MUX15至MUX20。应注意的是，尽管分别提供四个多路复用器和两个多路复用器作为多路复用器MUX19和MUX20，但是为了附图的简化，为每一个示出一个多路复用器。

多路复用器MUX15至MUX20均具有被提供来自于逻辑电路14的输出信号的输入端子0。多路复用器MUX15具有被提供扫描输入信号SCANIN3的输入端子1，并且多路复用器MUX16至MUX18均具有被提供来自于存储器18的数据输出信号DO[3:1]的输入端子1。多路复用器MUX19和MUX20均具有被连接至接地的输入端子1。多路复用器MUX15至MUX18均具有被共同地提供扫描使能信号SCAN_EN的选择输入端子，并且多路复用器MUX19和MUX20均具有被共同地提供扫描测试信号SCAN_TEST的选择输入端子。

来自于多路复用器MUX15至MUX20的输出信号被提供给用于数据输入信号DI[3:0]的输入端子、用于地址信号输入ADDR[3:0]的输入端子、以及用于控制信号的输入端子。来自于存储器18的数据输出信号DO[0]被输出作为扫描输出信号SCANOUT3。

上面的专利文献1的半导体集成电路10如下进行操作。在正常操作时，扫描测试信号SCAN_TEST和扫描使能信号SCAN_EN都被设置在低电平“L”。因此，被提供给它们的输入端子0的信号，即，数据输入信号DI[3:0]、地址信号ADDR[3:0]、以及控制信号被从多路复用器MUX15至MUX20输出。

在测试操作时，扫描测试信号SCAN_TEST被设置为高电平“H”。被提供给它们的输入端子1的信号，即，低电平被从多路复用器MUX19和MUX20输出。因此，被提供给存储器18的地址信号ADDR[3:0]被固定为“0000(二进制数)”，并且控制信号都被固定在使能状态。在这样的情况下，在存储器18中，被提供给输入端子的数据输入信号DI[3:0]与时钟信号CLK同步地被写入作为“0000(二进制数)”的地址中的数据。而且，被写入存储器的“0000(二进制数)”的地址中的数据从用于数据输出信号DO[3:0]的输出端子照原样被输出。即，存储器18以与触发器相类似的方式进行操作。因此，测试电路16和存储器18形成扫描链。

由测试电路16和存储器18形成的扫描链能够被用作用于观察来自于逻辑电路14的输出信号的观察扫描链，并且还能够被用作用于在预定的状态下设置到逻辑20的输入信号的控制扫描链。

根据专利文献1的半导体集成电路，通过测试电路16固定被提供给存储器的地址信号以指定在测试操作时的预定的地址，使得与时钟信号同步地将数据写入存储器的指定地址中，并且用于存储器的指定地址中的数据位中的每一个的电路被用作触发器以形成扫描链。因此，与传统的各种方案相比较，能够在具有较小的经费的电路构造中执行对存储器的外围中的逻辑电路的测试。

引用列表：

专利文献1：JP 2004-279310A

发明内容