[发明专利]可抑制选通二极管之间串扰电流的相变存储器及制备方法

权利要求书

1.一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，包括以下步骤：

(a)在P型半导体衬底上形成重掺杂的N型半导体，

(b)在重掺杂的N型半导体上方外延形成一个本征半导体，然后进行刻蚀形成多个字线方向隔离沟槽，沟槽深度延伸到P型半导体衬底中，在所述的字线方向隔离沟槽内形成绝缘介质层，

(c)对所述的本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的位线方向隔离沟槽内形成绝缘介质层，

(d)在本征半导体层中形成两部分，包括一个N型半导体位于重掺杂的N型半导体字线上方，和一个P型半导体位于N型半导体的上方，和

(e)设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。

2.如权利项1所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，在步骤(a)中，重掺杂的N型半导体通过离子注入的方法形成，离子注入剂量达到1×10¹⁵cm^-3以上。

3.如权利项1所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，在步骤(b)中，在N型半导体字线上进行外延时，外延的时间的范围是30秒至3分，或者外延的温度的范围是800℃至1300℃，使外延层的厚度范围是0.3um至0.8um。

4.如权利项1所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，所述的位线方向隔离沟槽在重掺杂的N型半导体字线中的深度为重掺杂的N型半导体字线本身的厚度的5％至80％。

5.如权利项1所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，步骤(d)可通过步骤(d1)实现，通过外延技术生长出一个本征半导体，然后使用离子注入的方法形成N型半导体层，再进行离子注入形成P型半导体，或者通过步骤(d2)实现，直接使用外延技术形成N型半导体和P型半导体。

6.一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，包括以下步骤：

(a)在P型半导体衬底上通过离子注入的方法形成重掺杂的N型半导体，其中离子剂量达到1×10¹⁵cm^-3以上，

(b)在重掺杂的N型半导体上方外延形成一个本征半导体，然后进行刻蚀形成多个字线方向隔离沟槽，沟槽深度延伸到P型半导体衬底中，在所述的字线方向隔离沟槽内形成绝缘介质层，

(c)对所述的本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的位线方向隔离沟槽内形成绝缘介质层，

(d)在本征半导体层中形成两部分，包括一个N型半导体位于重掺杂的N型半导体字线上方，和一个P型半导体位于N型半导体的上方，和

(e)设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。

7.如权利项6所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，在步骤(b)中，在N型半导体字线上进行外延时，外延的时间的范围是30秒至3分，或者外延的温度的范围是800℃至1300℃，使外延层的厚度范围是0.3um至0.8um。