[发明专利]集成电路及形成集成电路的方法

说明书

技术领域

本发明涉及一种集成电路设计，特别涉及双端口静态随机存取存储器(static random access memory，SRAM)的设计。

背景技术

静态随机存取存储器(static random access memory，简称SRAM)一般用于集成电路中。SRAM单元具有无须重新刷新而能维持数据的优点特性。SRAM单元可包含不同的晶体管数目，并且通常以晶体管的数目称之，例如，六晶体管(6T)SRAM、八晶体管(8T)SRAM等等。晶体管一般形成一数据闩锁以储存一个位元。额外的晶体管可被加入以控制对晶体管的存取。SRAM单元一般具有一个排列成列与行的阵列。SRAM单元的每一列连接至一字元线，其用以判断目前SRAM单元是否被选取。SRAM单元的每一行连接至一位元线(或一对的互补位元线)，其用以将一位元写入至SRAM单元或从SRAM单元中读出一位元。

当整合在系统单芯片(system-on-chip，SOC)的应用时，传统的6T与8T存储器面临增加降低电源损耗的需求与增加的速度。然而，于传统6T存储器中，电源损耗的降低需要降低操作电压。此造成一单元稳定度的考虑，其由降低的Vcc_min所造成，并且因此降低静态噪声边界(static noise margin，SNM)。

除了前述讨论的问题之外，SOC应用也面临其他的困境。为了降低电源损耗，当于一睡眠模式或一低电源模式时，逻辑电路的操作电压可被降低或关闭以节省电源。然而，于SOC应用中，处理器(中央处理单元(CPU))并不可以被关闭，并且其仍然需要存取等级一(level 1，L1)快取存储器。由于必要的SNM，L1快取存储器的操作电压不可被降低太多，同时处理器的操作电压也不可被降低，因此对整个电源损耗的减少是有限的。

发明内容

本发明实施例提供一种集成电路，包括一双端口静态随机存取存储器单元，其包括一第一半写入端口、一第二半写入端口以及一读取端口。第一半写入端口包括彼此互相内连的一第一上拉(pull-up)晶体管、一第一下拉(pull-down)晶体管以及一第一传导栅(pass-gate)晶体管。第二半写入端口包括彼此互相内连的一第二上拉晶体管、一第二下拉晶体管以及一第二传导栅晶体管，并且第二半写入端口内连至第一半写入端口。第一传导栅晶体管以及第二传导栅晶体管的通道长度小于第一下拉晶体管以及第二下拉晶体管的通道长度。读取端口包括一读取端口下拉晶体管以及一读取端口传导栅晶体管，其中读取端口下拉晶体管连接至第一半写入端口且读取端口传导栅晶体管连接至读取端口下拉晶体管。

本发明实施例提供一种集成电路，包括：一双端口静态随机存取存储器单元，包括多条排列成列与行的静态随机存取存储器单元，其中每一上述静态随机存取存储器单元包括：一第一半写入端口包括彼此互相内连的一第一上拉晶体管、一第一下拉晶体管以及一第一传导栅晶体管；一第二半写入端口包括彼此互相内连的一第二上拉晶体管、一第二下拉晶体管以及一第二传导栅晶体管，并且上述第二半写入端口内连至上述第一半写入端口，其中上述第一传导栅晶体管以及上述第二传导栅晶体管的通道长度小于上述第一上拉晶体管以及上述第二上拉晶体管的通道长度；以及一读取端口包括一读取端口下拉晶体管以及一读取端口传导栅晶体管，其中上述读取端口下拉晶体管连接至上述第一半写入端口以及上述第二半写入端口的其中一者且上述读取端口传导栅晶体管连接至上述读取端口下拉晶体管。

本发明实施例提供一种形成一集成电路的方法，包括下列步骤：形成一双端口静态随机存取存储器单元，包括：形成一第一上拉晶体管以及一第二上拉晶体管；形成一第一下拉晶体管以及一第二下拉晶体管；形成一第一传导栅晶体管以及一第二传导栅晶体管，其中上述第一上拉晶体管、上述第一下拉晶体管以及上述第一传导栅晶体管彼此互相内连以形成一第一半写入端口，且其中上述第二上拉晶体管、上述第二下拉晶体管以及上述第二传导栅晶体管彼此互相内连以形成一第二半写入端口；形成一读取端口包括一读取端口下拉晶体管连接至上述第一半写入端口以及形成一读取端口传导栅晶体管连接至上述读取端口下拉晶体管；以及形成一逻辑晶体管，其中上述读取端口下拉晶体管的一第一源/漏极延伸区以及一第一袋区的至少一者与上述逻辑晶体管的一第二源/漏极延伸区以及一第二袋区同时形成，且与上述第一下拉晶体管的一第三源/漏极延伸区以及一第三袋区形成于不同时间。

本发明亦提供其他实施例。

本发明的优点包含增加的操作速度、降低的操作电压及降低的电源损耗。

附图说明