[发明专利]一种三值绝热低功耗加法器单元及加法器

说明书

技术领域

本发明涉及一种加法器，尤其是涉及一种三值绝热低功耗加法器单元及加法器。

背景技术

加法器单元(即全加器)是运算电路的基本单元，是数字电路系统的关键部件之一，优化其设计是获得高性能运算电路的关键。至今已有多种全加器设计方案，如电子学报中公开的《45nm低功耗、高性能Zipper CMOS多米诺全加器设计》(作者：汪金辉、宫娜、耿淑琴等)，其利用了电荷自补偿技术设计Zipper CMOS多米诺全加器，以P型多米诺电路动态结点放电对N型多米诺电路动态结点充电的方式降低功耗；微电子学与计算机中公开的《低功耗非全摆幅互补传输管加法器》(作者：王宗静、齐家月)，其采用了双差分结构设计CPL(Complementary Pass-transistor Logic)全加器，利用内部信号的低摆幅实现高速和低功耗特性等。但这些全加器均是采用直流电源供电方式，能量总是以电能到热能不可逆转的形式转化，虽然可采用降低电源电压和节点电容、减少开关冗余跳变等方法来降低功耗，但其功耗节省的幅度非常有限。

然而在集成电路设计中，面积和功耗是决定电路综合性能的两个重要指标。随着半导体工艺技术的进步，门电路等占用的面积急剧下降，相反有70％以上的硅片面积用于布线，由此限制了集成电路的集成度、提高了生产成本。多值逻辑电路(如多值全加器)由于可以提高单线携带信息的能力和集成电路的信息密度，因此可以减少集成电路系统间的连线，节省相应的芯片面积。但目前的多值逻辑电路大多数是通过采用二值元件来实现的，电路结构相当复杂、功耗巨大。

发明内容

本发明所要解决的技术问题是提供一种在保证具有正确的逻辑功能的前提下，能够有效降低功耗的三值绝热加法器单元及加法器。

本发明解决上述技术问题所采用的技术方案为：一种三值绝热低功耗加法器单元，该加法器单元的输入信号包括加数输入信号、被加数输入信号、低位进位输入信号、互补的加数输入信号、互补的被加数输入信号及互补的低位进位输入信号，该加法器单元包括输入信号采样电路、求和输出电路和进位输出电路，所述的输入信号采样电路的信号输入端输入所述的加数输入信号、所述的被加数输入信号、所述的低位进位输入信号、所述的互补的加数输入信号、所述的互补的被加数输入信号及所述的互补的低位进位输入信号，所述的输入信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的输入信号采样电路对所述的加数输入信号、所述的被加数输入信号、所述的低位进位输入信号、所述的互补的加数输入信号、所述的互补的被加数输入信号及所述的互补的低位进位输入信号进行采样，所述的输入信号采样电路的信号输出端输出所述的加数输入信号、所述的被加数输入信号、所述的低位进位输入信号、所述的互补的加数输入信号、所述的互补的被加数输入信号及所述的互补的低位进位输入信号各自对应的一组采样值；