[发明专利]半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体领域，更具体地，涉及一种能够改进亚阈摆幅的半导体器件及其制作方法。

背景技术

晶体管亚阈状态是MOSFET(金属氧化物半导体场效应晶体管)的一种重要工作模式。这是MOSFET的栅极电压Vgs处于阈值电压VT之下，又没有出现导电沟道的一种工作状态。这时还是有一股较小的电流通过器件，该电流即称为亚阈电流。亚阈电流虽然较小，但是却能很好地受到栅极电压的控制。所以亚阈状态的MOSFET在低电压、低功耗应用时很有利，特别是在逻辑开关和存储器等大规模集成电路应用中非常受到人们的重视。

亚阈值摆幅(subthreshold swing)，又称为S因子，是MOSFET在亚阈状态工作时、用作为逻辑开关时的一个重要参数。它定义为：S＝dVgs/d(log10 Id)，单位是[mV/decade]。S在数值上等于为使漏极电流Id变化一个数量级时所需要的栅极电压增量ΔVgs，表示着Id-Vgs关系曲线的上升率。S值与器件结构和温度等有关。室温下S的理论最小值为60mV/decade。

但是，S值并不会随着MOSFET器件尺寸缩小而同步变小，这严重影响了MOSFET器件的阈值电压以及因此影响供电电压能够减小的程度。

有鉴于此，需要提供一种新颖的半导体器件及其制作方法，以实现更为陡峭的开关性能(例如，室温下S＜60mV/decade)。

发明内容

本发明的目的在于提供一种包括能够改进亚阈摆幅(S)的半导体器件及其制作方法，特别是使得室温下S值能够小于60mV/decade，以提供更佳的开关性能。

根据本发明的一个方面，提供了一种半导体器件，包括：第一导电类型的半导体衬底；在半导体衬底上形成的栅极；以及分别在栅极两侧的半导体衬底中形成的高掺杂的第一导电类型的区域和高掺杂的第二导电类型的区域，其中，高掺杂的第二导电类型的区域在栅极一侧的端部通过介质层与半导体衬底隔开。

优选地，第一导电类型可以为P型，第二导电类型可以为N型；或者所述第一导电类型为N型，第二导电类型为P型。

优选地，栅极可以包括：在半导体衬底上形成的栅极绝缘层；以及在栅极绝缘层之上形成的高掺杂的第二导电类型的栅极主体。

优选地，高掺杂的第二导电类型的区域可以由近第二导电类型金属材料形成。

优选地，介质层包括氧化物膜或氮化物膜，其厚度小于

根据本发明的另一方面，提供了一种制作半导体器件的方法，包括：提供第一导电类型的半导体衬底；在半导体衬底上形成栅极；在栅极的第一侧的半导体衬底中形成高掺杂的第一导电类型的区域；以及在栅极与第一侧相对的第二侧的半导体衬底中形成高掺杂的第二导电类型的区域，其中，在形成高掺杂的第二导电类型的区域之前，在将要形成的该高掺杂的第二导电类型的区域靠近栅极一侧的端部处，形成介质层。

优选地，第一导电类型可以为P型，第二导电类型可以为N型；或者所述第一导电类型为N型，第二导电类型为P型。

优选地，形成栅极可以包括：在半导体衬底上形成栅极绝缘层；以及在栅极绝缘层之上形成高掺杂的第二导电类型的栅极主体。

优选地，形成高掺杂的第一导电类型的区域可以包括：在栅极的第二侧，在半导体衬底上形成覆层；在栅极的第一侧，形成高掺杂的第一导电类型的区域；以及去除覆层。

优选地，形成介质层以及形成高掺杂的第二导电类型的区域可以包括：在栅极的第一侧，在半导体衬底上形成保护层；在栅极的第二侧，选择性刻蚀半导体衬底，形成凹入区域；在凹入区域靠近栅极一侧形成介质层；在凹入区域中形成高掺杂的第二导电类型的区域；以及去除保护层。

优选地，所述介质层包括氧化物膜或氮化物膜，其厚度小于

优选地，在凹入区域中形成高掺杂的第二导电类型的区域可以包括：在凹入区域中，在半导体衬底上外延生长Si或SiGe，所述Si或SiGe被高掺杂为第二导电类型。

优选地，在凹入区域中形成高掺杂的第二导电类型的区域可以包括：在凹入区域中，在半导体衬底上沉积Si，所述Si被高掺杂为第二导电类型。

优选地，在凹入区域中形成高掺杂的第二导电类型的区域包括：在凹入区域中，在半导体衬底上沉积近第二导电类型金属材料。

在本发明的半导体器件中，由于基于量子隧穿效应来工作，从而开关速度可以相当高，可以在室温下实现S＜60mV/decade。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和有点将更为清楚，在附图中：