[发明专利]一种有效减少位错的方法及一种半导体器件

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种有效减少位错的方法及一种半导体器件。

背景技术

随着半导体工艺进入深亚微米时代，0.18微米以下的元件例如MOS电路的有源区隔离层大多采用浅沟槽隔离技术来制作，在专利号为US7112513的美国专利中还能发现更多关于浅沟槽隔离技术的相关信息。

浅沟槽隔离技术的具体工艺包括：如图1所示，提供半导体硅衬底100，并通过等离子刻蚀在所述半导体硅衬底100上形成浅沟槽101；在浅沟槽101内填入介质，并在硅衬底100的表面形成介质层，所述介质层材料可以为含硅氧化物，如氧化硅；对所述介质层进行退火；用化学机械抛光法(ChemicalMechanical Polishing，CMP)处理所述介质层，以形成隔离结构。所述隔离结构之间的硅衬底100为有源区102。

隔离结构形成之后，需要在所述有源区102的硅表面上形成栅极氧化层，及栅极等后续器件。其中，通过在有源区102的硅表面上通过湿法热氧化一层氧化物，作为栅极氧化层。

上述现有技术中，隔离结构内填充的以氧化硅为材料的介质层与硅衬底之间的由于材料不同，晶格不匹配，会产生应力，如果应力过高，将导致硅衬底发生位错。

另外，在形成完隔离结构之后，于隔离结构之间的有源区上形成栅氧时，由于栅极氧化物是采用湿法热氧化的方法形成，虽然形成效率高，但是所述栅极氧化物的原子晶格排布稀疏，不能很好地释放后续工艺的膜层累计的应力，从而加剧了硅衬底位错的形成。

发明内容

本发明解决的问题是提供一种有效减少位错的方法，改善因应力累计过高所引起的位错问题。

为解决上述问题，本发明提供一种有效减少位错的方法，包括：

提供表面依次形成有第一氧化层，第一氮化层的硅衬底；

刻蚀第一氮化层、第一氧化层和硅衬底，形成浅沟槽；

在所述浅沟槽内填充满介质层，形成隔离结构；

去除所述第一氧化层，第一氮化层；

其中，在所述浅沟槽内填充氧化物前，在浅沟槽的侧壁和底部形成第二氮化层。

可选的，所述第二氮化层的材料为氮化硅，厚度为60～200埃。

可选的，形成所述第二氮化层的方法为化学气相沉积法。

可选的，形成隔离结构后，还包括：

在隔离结构之间的硅衬底表面上形成形成第一栅极氧化层；

然后在高温条件下，通过低压化学气相沉积法于第一栅极氧化层上形成第二栅极氧化层。

可选的，形成第二氮化层之前，还包括：在浅沟槽侧壁和底部形成第二氧化层。

可选的，所述第二氧化层的材料为氧化硅，所述形成工艺为热氧化工艺或自氧化工艺。

可选的，所述第二栅极氧化层的厚度为300～900埃，材料氧化硅。

可选的，所述第二栅极氧化层的形成工艺为低压气相沉积法。

可选的，所述高温范围为600～900℃。

本发明还提供一种半导体器件，包括：硅衬底，位于硅衬底内的浅沟槽，填充满浅沟槽的介质层；还包括：位于浅沟槽的侧壁和底部的第二氮化层。

可选的，所述半导体器件还包括：位于浅沟槽侧壁和底部的硅衬底与第二氮化层之间的第二氧化层。

与现有技术相比，本发明具有以下优点：在填充氧化物形成隔离结构之前，先在浅沟槽侧壁和底部形成氮化层，更好地释放了后续填充的氧化物与衬底之间的应力，以改善硅衬底的位错问题。

进一步，在隔离结构之间的硅衬底上先形成一层薄的第一栅极氧化层，作为与硅衬底之间良好的界面，然后在高温条件下通过低压气相沉积法形成第二栅极氧化层，通过低压气相沉积法形成高温氧化物原子排布紧密，可以更好地释放后续工艺的膜层累计的应力，从而有效减少了位错的形成。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1是现有的隔离技术形成隔离结构示意图；

图2至图10为本发明一种有效减少位错的方法的一实施例的过程示意图。

具体实施方式

现有技术形成的隔离结构过程中，一般会由于硅衬底与填充于浅沟槽内的氧化物之间的应力问题，使填充氧化物发生位错，如裂缝或移位；另外隔离结构之间的有源区上，通过湿法沉积的氧化物因为原子排布稀疏，不能很好地释放硅衬底与后续形成的器件之间的应力，使得后续形成的器件发生位错。