[发明专利]用于制造半导体器件的方法

说明书

技术领域

本发明涉及半导体器件制造工艺，具体而言，涉及一种用于铜(Cu) 互连技术中以扩大光刻/蚀刻窗口的包含双硬掩膜层(dual-hard-mask layer) 的三层掩膜层的形成方法。

背景技术

近年来，等离子体蚀刻作为一种半导体制造工艺而被广泛用于定义硅 集成电路的结构。在Cu互连工艺中，由于Cu较难蚀刻，所以通常利用等 离子体蚀刻在层间介电层(ILD)中蚀刻出通孔或沟槽以将金属填入其中 从而实现导电性互连(大马士革法)。一般而言，ILD由基于二氧化硅的材 料构成。更先进的电介质包含氟和其他掺杂剂以减小介电常数，另外，也 可以使用其他电介质混合物。常规光刻工艺将通常为平面的光致抗蚀剂 (PR)层沉积到没有图案的、中间可能含有抗反射涂层(ARC)的氧化物 上。按照期望的图案对PR进行光学构图，之后对其进行显影以除去正光 刻胶中未曝光的PR或负光刻胶中被曝光的PR。然后，将构图后的PR作 为掩膜，用于蚀刻其中可能含有ARC的氧化物的后续工艺中。目前，电介 质蚀刻工艺已经发展成为能够在氧化物和PR之间提供合理的蚀刻选择比 的工艺。

在超大规模数字集成电路中，所使用的晶体管一般是互补金属氧化物 半导体(CMOS)场效应晶体管。随着逻辑CMOS工艺继续急剧缩小至65nm 节点或45nm节点甚至更小，ILD中的通孔或沟槽等的横向特征尺寸也不 断缩小，其宽度现在已减小到100nm以下。

一方面，ILD厚度固定保持在1μm左右，并且还存在许多需要3μm 厚或更厚的氧化物的结构。于是，由于在氧化层中蚀刻出的通孔或沟槽需 要较高的深高比而使得光刻和蚀刻技术面临新的难题。为了保持光学构图 的聚焦深度(DOF)，PR的厚度不应该比氧化层中定义的特征尺寸(例如， 上面实例中的100nm)大。因而，如果掩膜要想保留到通孔蚀刻完成之前， 则蚀刻选择比(即，氧化物蚀刻速率与PR蚀刻速率之比)必须大于或等 于10。然而，PR一般为软有机材料，因而难以在深高比大的通孔或沟槽 中获得垂直形貌的同时又获得高的PR选择比。

另一方面，为了获得更加精细的图案，目前的研究工作也开始专注于 研发新的曝光设备。虽然已普遍采用KrF(248nm)和ArF(193nm)作为 曝光光源，但也已尝试使用具有更短波长的光源，例如F₂(157nm)或极 紫外线(EUV)(13nm)，并且尝试增加透镜的数值孔径(NA)。然而，如 果使用较短波长的光源则需要新的曝光设备，从而导致制造成本增大。同 时，虽然增大NA可使分辨率提高，但这也会导致DOF减小。为了解决上 述问题，一种新的光刻技术便应运而生。传统的光刻技术是干法光刻技术， 其使用折射率为1.0的空气作为曝光透镜与表面涂覆有PR的晶片之间的曝 光光束通过的介质，而新的光刻技术则使用折射率大于1.0的水或有机溶 剂，且通常将表面涂覆有PR的晶片浸没于其中，因而也被称为“浸没式光 刻技术”。浸没式光刻技术通过增大曝光透镜与待曝光的晶片之间的浸没介 质的折射率来获得与增大曝光系统的NA相同的成像效果。经实验证明， ArF(193nm)浸没式光刻(n＝1.05～1.23)与F₂(157nm)干法光刻 (NA＝0.85～0.93)具有几乎相同的成像性能。