[发明专利]形成集成电路结构的方法

说明书

技术领域

本发明涉及一种集成电路，尤其涉及一种金属-氧化物-半导体(MOS)元 件，还尤其涉及一种形成位于芯片上的集成电路结构的方法，其用于降低因 为施加于MOS元件上的不同应力而导致MOS元件性能的漂移。

背景技术

众所周知，金属-氧化物-半导体(MOS)元件的驱动电流会被施加于MOS 元件的沟道区上的不同应力影响。沟道区中的应力可依应力方向而增加或降 低载流子迁移率。例如对于方向(100)的硅基板上的方向<110>的沟道区而言， 一般在n型MOS元件(NMOS)的沟道区中想要导入拉伸应力，而在p型MOS 元件(PMOS)的沟道区中想要导入压缩应力。

虽然通常在沟道区中想要导入有益的应力，但是也要了解的是驱动电流 增加的大小与应力的大小有关。另外，不正确的应力方向，例如在横切方向 的压缩应力，会降低迁移率而会使电流减到最小。在同一半导体芯片上，可 对MOS元件施加不同大小的应力。因此，对不同MOS元件的驱动电流增加 或降低程度可能会不同，而导致不均一的驱动电流，因此驱动电流的漂移 (drift)会不均一。

对于半导体芯片中的每一个MOS元件，其对其他MOS元件的各别间距 会影响MOS元件本身的性能。上述间距会用浅沟槽隔绝物(STI)区(或场区 (field region))填充。因为绝缘材料的内应力(inherent stress)，所以浅沟槽隔绝 物(STI)区会对邻近的MOS元件施加应力，且上述间距会影响应力的大小。 间距的变异会导致浅沟槽隔绝物(STI)区产生应力的变异。因此，在电路模拟 中难以预测和补偿驱动电流的漂移。

需要预测MOS元件的性能，以使在电路设计时期，模拟结果可以精确 反映元件的行为。另外，较佳于半导体芯片中，同导电类型电路的至少一些 MOS元件具有均一的性能。在驱动电流的漂移不均一的情形下，需要于电路 设计的模拟期间补偿驱动电流的漂移量。MOS元件会被不同因素影响的原因 会使驱动电流的漂移复杂化，其中那些因素会因不同的布局(layout)而有不同 的表现。

然而，公知的集成电路设计，常常忽略上述问题。举例来说，美国专利 US 5,278,105提供一种增加虚设区的方法。上述方法包括取出有源层的布局 (layout)，形成包括有源层的图案的遮蔽区，且在除了上述遮蔽区之外的区域 中布局虚设图案。上述方法主要目的是为了改善化学机械研磨工艺(CMP)或 蚀刻工艺的负载效应的扩散区密度。上述方法是在“遮蔽”层或“禁区”的外 部随机设置虚设扩散区图案。然而，即使扩散区为简单的长方形，上述方法 的浅沟槽隔绝物(STI)区仍会具有不同宽度，其原因解释如后。

图1显示一公知集成电路的布局，其具有有源扩散区和虚设扩散区。在 图1中显示的布局包括有源区2、4和6(有源扩散区)、栅极条状物8、10和 12(多晶硅区)和虚设扩散图案14(虚设扩散区)。本领域普通技术人员体会栅 极条状物8、10和12可由除了多晶硅之外的材料形成，例如金属、金属硅 化物、金属氮化物或上述组合。有源区2和其上的栅极条状物8组成MOS 元件18，而有源区4和其上的栅极条状物10组成MOS元件20。注意的是， 虚设扩散图案14中的虚设层与有源区2以一间距S1相隔。另外，借由浅沟 槽隔绝物16施加应力的路径(之后视为应力施加路径)也具有一长度S1。类 似地，虚设扩散图案14中的其中一个虚设层与有源区4以一间距S1相隔。 然而，沿着另一个应力施加路径，上述应力施加路径具有长度S2或S3，两 者均不同于长度S1。上述应力施加路径长度的明显差异会导致浅沟槽隔绝物 16的施加应力产生极大的变异，因此MOS元件18和20的性能(例如驱动电 流)会产生明显的变异。浅沟槽隔绝物(STI)应力效应会影响晶体管性能参数 (例如线性区漏极电流(I_d-lin)、起始电压(V_t)、漏电流(I_leak)、饱和区漏极电流(I_dsat) 等)，且饱和区漏极电流(I_dsat)与集成电路的电性参数模型(Spice model)会有 15～20％的偏离。举例来说，因为较大的应力施加路径S2，区域16中浅沟槽 隔绝物(STI)对MOS元件20的沟道区施加的应力大于对MOS元件18的沟 道区施加的应力。MOS元件18和20之间的元件驱动电流漂移量可达约百 分之10至20。