[发明专利]形成场效应晶体管和半导体器件的方法

说明书

技术领域

本发明一般地涉及半导体器件制造技术，并且更具体地涉及用于低功率绝缘体上半导体(SOI)器件的非对称源/漏结。

背景技术

对于集成电路增加的性能、功能和制造经济的需求已经导致了极大的集成度，以减少信号传播时间并增加抗扰度，同时增加能够通过单个工艺序列形成在芯片或晶片上的电路和器件的数目。器件缩小到小尺寸也限制了操作裕度，并需要增加芯片上的半导体器件电特性的一致性。

为了满足后一个标准，绝缘体上半导体，或者更具体地，绝缘体上硅(SOI)晶片已经用于开发由此提供的、在形成在体硅“处理(handling)”衬底之上的绝缘体上的有源层中的单晶硅的改进的质量。类似的属性能够在其它半导体材料及其合金中的类似结构中进行开发。有源层的半导体材料的改进的质量允许晶体管和其它器件缩小到极小的尺寸，并具有良好的电属性的一致性。

遗憾的是，支持开发半导体材料的改进的质量的绝缘体层的存在也提出了本领域所公知的晶体管结构中的浮体效应的问题。浮体效应特定于形成在具有绝缘体层的衬底上的晶体管。中性浮体通过源/漏和在晶体管传导沟道和浮体的末端形成反向极化二极管结的晕扩展区而电隔离，同时栅电极通过电介质与传导沟道绝缘。衬底中的绝缘体层实现了传导沟道的绝缘，并由此防止了可能在浮体中产生的任何电荷放电。根据源和漏的二极管特性，当晶体管不传导时去往中性体的电荷注入导致了传导沟道中的电压。

由于电荷聚集在晶体管传导沟道中而导致的电压，具有改变晶体管的开关阈值的效果。因为晶体管将具有有限的转换速率，并且即使在栅电容非常小的时候，信号的上升和下降时间也不是瞬时的，所以该效应转而改变信号时序和信号传播速度。因此，源和漏的二极管特性必须进行调整以限制浮体中的电荷积聚。

为此，二极管结可以制造为有些泄漏，以允许晶体管的浮体放电到可接受的程度。然而，因为场效应晶体管一般对称地形成有源和漏杂质结构，这样的特性的发展减小了晶体管的“导通”和“截止”状态的电阻比，经常称为导通/截止比。需要大的导通/截止比以支持最大电路扇出(晶体管以可接受的开关速度能够驱动的晶体管栅的数目)，并提供接近电源电压的最大信号电压摆动。因此，在浮体效应限制和维持适合的导通/截止比之间具有折衷。另外，泄漏结，特别是漏侧的，显著地增加了泄漏电流并因此显著增加了功耗。

发明内容

在一个示例性的实施方式中，一种半导体器件包括：形成在块衬底上的掩埋绝缘体层；形成在掩埋绝缘体层上并对应于场效应晶体管(FET)的体区的第一类型的半导体材料；形成在掩埋绝缘体层之上、邻近体区的相对着的两侧并对应于FET的源区和漏区的第二类型的半导体材料；第二类型的半导体材料与第一类型的半导体材料具有不同的带隙；其中FET的源侧p/n结基本上位于第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且FET的漏侧p/n结基本上全部位于第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。

在另一个实施方式中，一种在场效应晶体管(FET)器件中形成非对称p/n结的方法，包括：对FET器件进行有角度的掺杂剂注入，FET器件具有形成在块衬底上的掩埋绝缘体层，形成在掩埋绝缘体层上并对应于FET器件的体区的第一类型的半导体材料，形成在掩埋绝缘体层之上、邻近于体区的相对着的两侧并对应于FET器件的源区和漏区的第二类型的半导体材料，第二类型的半导体材料与第一类型的半导体材料具有不同的带隙；其中FET器件的源侧p/n结基本上位于第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且FET器件的漏侧p/n结基本上全部位于第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。

在又一个实施方式中，一种形成场效应晶体管(FET)器件的方法，包括：在块衬底上形成掩埋绝缘体层；在掩埋绝缘体层上形成第一类型的半导体材料；去除第一类型的半导体材料的对应于FET器件的源区和漏区的部分，并保留第一类型的半导体材料的对应于FET器件的体区的部分；在掩埋绝缘体层之上，对应于FET器件的源区和漏区形成第二类型的半导体材料，第二类型的半导体材料与第一类型的半导体材料具有不同的带隙；以及进行有角度的掺杂剂注入，以使得FET器件的源侧p/n结基本上位于第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且FET的漏侧p/n结基本上全部位于第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。

附图说明

参考示例性的附图，其中在不同的附图中，相同的元件具有相同的编号：