[发明专利]一种ESD器件

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种可减小器件尺寸的ESD器件。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，集成电路中的MOS元件都采用LDD结构(Lightly Doped Drain)，并且硅化物工艺已广泛应用于MOS元件的扩散层上，同时为了降低栅极多晶的扩散串联电阻，采用了多晶化合物的制造工艺。此外随着集成电路元件的缩小，MOS元件的栅极氧化层厚度越来越薄，这些制造工艺的改进可大幅度提高集成电路内部的运算速度，并可提高电路的集成度。但是这些工艺的改进带来了一个很大的弊端，即深亚微米集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。

静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。随着工艺的发展，器件特征尺寸逐渐变小，栅氧也成比例缩小。二氧化硅的介电强度近似为8×10⁶V/cm，因此厚度为10nm的栅氧击穿电压约为8V左右，尽管该击穿电压比3.3V的电源电压要高一倍多，但是各种因素造成的静电，一般其峰值电压远超过8V；而且随着多晶硅金属化(Polyside)、扩散区金属化(Silicide)、多晶硅与扩散区均金属化(Salicid)等新工艺的使用，器件的寄生电阻减小，ESD保护能力大大减弱。

ESD是指静电放电(Electrostatic Discharge，简称ESD)，因ESD产生的原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型：人体模型HBM(Human Body Model)、机器模型MM(Machine Model)和带电器件模型CDM(charged Device Model)和电场感应模型FIM(Field Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬间放电电流；MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。

ESD引起的失效原因主要有2种：热失效和电失效。局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。ESD引起的失效有3种失效模式，分别是：硬失效、软失效以及潜在失效，所谓硬失效是指物质损伤或毁坏，所谓软失效是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。

为了防止集成电路产品因ESD而造成失效，集成电路产品通常必须使用具有高性能、高耐受力的ESD保护器件。MOS管作为ESD防护器件广泛被业界采用，为了提高ESD性能，目前采取的办法是增加ESD注入(ESD implant)及金属硅化物阻挡层SAB/SB(Salicide Blocking)等方法。ESD implant可以选择掺杂类型，常用的元素有硼(Boron)和砷(Arsenic)或磷(Phosphorus)。硼为受主杂质P⁺，砷和磷为施主杂质N⁺。某些代工厂只提供掺硼元素的ESD implant，所以又称为PESD。SAB工艺增加一张掩模版定义Salicide区域，然后通过溅射钴(cobalt)与硅(silicon)界面反应，形成金属化区域。这样，有SAB阻挡的区域就没有金属化而保持高阻状态，静电放电时经过大电阻时产生大的压降，同时电流减小，达到提高ESD的保护能力。

现有的ESD器件的版图及结构示意图请参考图1以及图2，其中图1为现有的ESD器件的版图示意图，图2为现有的ESD器件的结构示意图，如图1至图2所示，该ESD器件为制作在P阱100中的NMOS器件，在N⁺掺杂形成源区101及漏区103后进行了PESD掺杂，形成ESD区域104，并且在栅极101多晶硅及扩散区金属化时，增加一张掩模版定义SAB区域105。为了提高该ESD器件的抗静电能力，通常需要增加SAB区域105的宽度X来获得高的电阻，从而可以承受高的静电。但是SAB区域105的宽度X太大会造成器件面积太大，器件面积的增加增大了IC设计的成本。

因此，如何获得一种器件面积小、抗静电能力强的ESD器件已成为业界亟待解决的技术问题。

发明内容