[发明专利]在位错阻挡层上的高迁移率沟道器件

说明书

本申请要求于2009年2月24日提交的标题为“High-Mobility Channel Devices on Dislocation-Blocking Layers”的第61/115,083号美 国临时申请的优先权，其结合于此作为参考。

技术领域

本发明通常涉及半导体器件，更具体地，涉及用于将具有高空穴迁移 率沟道的PMOS器件和具有高电子迁移率沟道的NMOS器件集成在相同的 芯片上和各自的集成电路结构的方法。

背景技术

集成电路的缩放比例作为不懈努力的方向。随着电路变得更小并且变 得更快，金属氧化物半导体(MOS)的器件驱动电流的改善变得更加重要。 器件驱动电流与栅极宽度与栅极长度的比率以及载流子迁移率密切相关。 缩短多晶硅栅极长度和增加载流子迁移率可以改善器件驱动电流。为了缩 小电路尺寸，正在努力减少栅极长度。然而，由于短沟道作用，直接影响 器件驱动电流的栅极宽度与栅极长度的比率难以增加。为了进一步改善器 件驱动电流，也已经探索提高载流子迁移率。

锗以及III族元素和V族元素的化合物材料(诸如：作为III-V化合物 材料已知的GaAs、InP、GaN)在可以提供改善的载流子迁移率的材料中。 一般锗为已知的半导体材料。锗的电子迁移率和空穴迁移率大于硅的电子 迁移率和空穴迁移率，因此，使锗成为形成集成电路的优良材料，尤其用 于形成PMOS器件。然而，过去由于硅氧化物(二氧化硅)可易于用在 MOS器件的栅极电介质中，所以硅得到更大的通用性。可以通过硅衬底的 热氧化便于形成MOS器件的栅极电介质。另一方面，锗的氧化物可溶于水， 所以不适合于栅极电介质的形成。随着在MOS晶体管的栅极电介质中的高 k介电材料的使用，由二氧化硅所提供的便利不再具有很大的优势，因此， 在集成电路中再次研究使用锗。另一方面，III-V化合物材料具有高电子迁 移率，因此，适用于形成NMOS器件。

然而，III-V化合物材料和/或锗与硅衬底的集成已经导致困难。这些材 料具有与硅衬底的明显的晶格失配，并且因此，当在硅衬底上形成这些材 料时，将具有诸如位错的大量晶体缺陷。通常，缓冲层用于减少位错。例 如，为了给NMOS器件提供InGaAs量子阱沟道，在硅衬底上生长具有2μm 厚度的GaAs缓冲层。InGaAs层的生长之后，在GaAs缓冲层上进一步生 长具有1.2μm厚度的InAlAs缓冲层。然而，这种方案也存在缺陷。首先， 具有3.2μm的结合厚度的缓冲层对于NMOS和PMOS器件的集成太厚。 PMOS器件比PMOS器件低3.2μm，导致工艺困难。其次，InGaAs层不适 合于形成PMOS器件，并且因此，需要在用于形成PMOS器件的InGaAs 层上形成附加层。这导致进一步增加生产成本。因此，需要新方法来解决 上述问题。

发明内容

根据本发明的实施例，形成集成电路结构的方法包括：在半导体衬底 中形成第一凹槽；以及在第一凹槽中形成位错阻挡层。位错阻挡层包括半 导体材料。形成浅沟槽隔离(STI)区域，其中，STI的区域的内部直接在 位错阻挡层部分的上方，并且STI区域的内壁接触位错阻挡层。通过去除 在STI区域的内壁中的两个内壁之间的部分位错阻挡层来形成第二凹槽， 其中该两个内壁彼此面对。在第二凹槽中外延生长半导体区域。还公开了 其他实施例。

本发明公开了一种集成电路结构，包括：包括第一区域和第二区域的 半导体衬底；在半导体衬底中的位错阻挡层，其中，位错阻挡层和半导体 衬底包含不同材料；在位错阻挡层上方的浅沟槽隔离(STI)区域，其中， STI区域的内壁形成环状物，并且STI区域的内部接触位错阻挡层的顶面 的外部；在通过STI区域的内壁所限定的空间中的半导体区域；在半导体 区域上方的第一MOS器件，第一MOS器件包括第一栅极电介质和在第一 栅极电介质上方的第一栅电极；以及在半导体衬底的区域上方的第二MOS 器件，第二MOS器件包括第二栅极电介质和在第二栅极电介质上方的第二 栅电极。

在该集成电路结构中，半导体区域具有基本上和半导体衬底的第二区 域的顶面相齐的顶面。

在该集成电路结构中，STI区域的内壁接触半导体区域，并且STI区 域的外壁接触半导体衬底的第二区域。

在该集成电路结构中，半导体衬底为硅衬底。