[发明专利]一种半导体存储器器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件，特别是涉及一种半导体存储器器件；本发明还涉及一种半导体存储器器件的制造方法。

背景技术

半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。

图1a-1c展示了现有的几种主要半导体存储器单元。其中图1a表示单晶体管单电容器(1T-1C)动态随机存储器单元；1b表示6晶体管(6-T)静态随机存储器单元；1c表示单晶体管浮体(floating body cell，FBC)存储器单元。

参见图1a，一个传统的1T-1C动态随机存储器单元由一个晶体管103和一个电容器104组成。工作时，它可以被存入一个逻辑位，当电容器104电压为高时表示第一种逻辑状态(1或0)；当电容器104电压为低时则表示第二种逻辑状态(0或1)。当此单元被读取时，晶体管103被字线101所控制而开启，位线102和电容器104产生电荷共享而引起位线102电压变化，此电压变化通过电压感应放大器放大从而分辨该单元的逻辑状态。

由于对1T-1C存储器单元的读取是破坏性的，需要在读取操作后对单元进行回写操作以恢复其读取前的内容。因此，1T-1C存储器单元的存取速度通常比无需回写操作的6-T静态随机存储器110要慢(结合图1b)。另外，1T-1C存储器单元的电容器104需要足够大的电容量才能保证足以存储足够的电荷。因此其占用的面积很难被缩小，这也提高了制造这类存储器的难度和复杂度。

图1b表示一个6晶体管静态随机存储器(6-T SRAM)单元。在6-T SRAM单元中，两个反相器相互交联从而使1和0分别存储在两个反相器的输出端。6-T SRAM单元的读操作对数据是非破坏性的，所以不需要类似1T-1C存储器单元的回写操作。另外，SRAM的数据是直接由其倒相器对位线充放电而写入的。基于这些原因，6-T SRAM单元具有很高的随机存取速度(如0.5纳秒)。因此它被广泛应用于中央处理器(CPU)内作为高速的一级和二级缓存。但是，由于一个单元需要6个晶体管，6-T SRAM单元所占用的面积通常在80F²(F为集成电路的特征尺寸)左右，比面积通常为8F²左右的1T-1C存储器单元要大的多。随着特征尺寸的减小，6-T SRAM单元的漏电流变大，信号稳定性下降。为了得到更大的信号噪声比从而改进其稳定性，L.Chang等在美国专利US 7,106,620,B2中提出由8个晶体管构成的SRAM单元。虽然性能得到了改进，但是由于比普通6-T SRAM单元多使用2个晶体管，8晶体管SRAM单元占用更大的芯片面积从而使芯片制造成本上升。图1b中标号101表示字线，标号106表示位线C，标号107表示位线T。

为了结合静态随机存储器和动态随机存储器的优点，T.Ohsawa提出了一种基于浮体效应工作的单晶体管存储器单元[Takashi Ohsawa et al.，″Memory Design UsingOne-Transistor Gain Cell on SOI″，ISSCC Digest of Technical Papers，2002，pp.152-153.]。图1c展示了一个该存储器单元120的等效电路图[美国专利：US2006/0279985A1，A.Keshavarzi，et.al.]。这种存储器单元通常由单个金属氧化物晶体管(MOSFET)在绝缘体上硅(SOI，Silicon-on-insulator)衬底上形成。通过在其“浮体”(floating body)内存储多数载流子，使晶体管的阈值电压产生变化。器件105(浮体NMOS)是构成存储器单元120的浮体NMOS晶体管的等效电路。其中p型浮体和NMOS的n型源极及漏极分别组成两个二极管。当浮体NMOS 105导通并处于饱和区时，在其沟道靠近漏极的一端存在载流子碰撞电离。电离所产生的电荷的一部分会被储存在浮体中。当正电荷被储存在浮体内时，此浮体NMOS晶体管阈值电压会比正常情况的低。当所储存正电荷从浮体内释放出而恢复到以前的状态后，此浮体NMOS晶体管阈值电压升高到正常的值。通常当晶体管阈值电压为高时被称为逻辑“0”，阈值电压为低时被称为逻辑“1”。读取该存储器单元是通过在其不同电极上加电压，产生的电流将由感应电路，如电流感应电路放大从而分辨出该存储器单元的逻辑状态。