[发明专利]集成电路设计的漏电流分布的模拟方法

说明书

技术领域

本发明涉及一种集成电路设计的漏电流分布的模拟方法，尤指一种应用于集成电路设计过程中的集成电路设计的漏电流分布的模拟方法。

背景技术

通常，一集成电路装置是由一个集成电路设计公司(IC designcompany，orIC design house)所设计的。集成电路设计公司提供集成电路装置的设计图(layout)给一个半导体制造厂(semiconductor fabricationplant，or fab)，然后半导体制造厂依据此设计图来生产、制作此集成电路装置。

在制作的过程中，主动区域的临界尺寸(active critical dimension)、多晶矽的临界尺寸(poly critical dimension)、栅极介电层的厚度(thickness of gate dielectric layer)、组成物、离子植入状况等的制程变异都会影响集成电路装置的驱动电流(driving current)。同时，集成电路装置的漏电流(leakage current)也会被所述这些制程变异影响，所以制造出来的集成电路装置的漏电流会有一分布范围，而不是一个定值。假如产品的漏电流的分布超过集成电路设计公司所定义的规范要求，则该产品会被认为有漏电流错误(leakage failure)。

然而，除非设计公司收到从半导体制造厂送来的包含他们的集成电路装置的晶圆，然后测试该晶圆，设计公司是无法预先知道他们的集成电路装置是否有漏电流错误。当设计公司知道时，往往是他们完成设计图后几个月后的事。换句话说，设计公司无法马上知道他们的设计图是否会有漏电流错误，更不用说针对漏电流错误而修改设计图。

于是，本发明有感上述缺陷可以改善，因此提出一种设计合理且有效改善上述缺陷的本发明。

发明内容

本发明的主要目的在于提供一种集成电路设计的漏电流分布的模拟方法，其能够在集成电路设计实际地被半导体制造厂制造前，预先模拟集成电路设计的漏电流分布。

为达上述目的，本发明提供一种集成电路设计的漏电流分布的模拟方法，包括步骤如下：(a)、取得一个包含多个晶体管及多个电容的集成电路设计图的电路描述文件(netlist)；(b)、分析该电路描述文件，以取得多个晶体管的尺寸及多个电容的尺寸，以及取得每一个该晶体管的尺寸所对应的一晶体管的数目，与每一个该电容的尺寸所对应的一电容的数目；(c)、取得一个用以制造所述这些晶体管及所述这些电容的制程的多个制程变异范围(process window)；(d)、根据所述这些制程变异范围，来将所述这些晶体管的尺寸与所述这些电容的尺寸变化；(e)、模拟出每一个变化后的该晶体管的尺寸的一漏电流值，模拟出每一个变化后的该电容的尺寸的一漏电流值，其中所述这些漏电流值是由一特别为集成电路的模拟程序(SPICE)所模拟出；(f)、将每一个该晶体管的尺寸的漏电流值分别与该尺寸所对应的晶体管的数目相乘，以及将每一个该电容的尺寸的漏电流值分别与该尺寸所对应的电容的数目相乘；(g)、将所述这些相乘后的漏电流值做运算，以得到一总漏电流值；(h)、重复步骤(d)至步骤(g)，以得到其他的多个总漏电流值；以及(i)、从所述这些总漏电流值产生出一漏电流分布。

由此，本发明的集成电路设计的漏电流分布的模拟方法具有以下有益效果：在集成电路设计实际被制造前，由制程变异所造成的漏电流分布可预先被知道。因此如果漏电流分布超过规范要求，集成电路设计图可以立即修改而减少或改善漏电流错误。也就是说，漏电流错误可以在设计公司内的设计时间就被检视的，早于半导体制造厂内的制造阶段。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明及附图，然而附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1为本发明的集成电路设计的漏电流分布的模拟方法第一个方法流程图；

图2为本发明的晶体管尺寸及数目的表格示意图；

图3为本发明的晶体管尺寸的变异情况的表格示意图；

图4为本发明的集成电路设计的漏电流分布的模拟方法第二个方法流程图；

图5为本发明的集成电路设计的漏电流分布的模拟方法第三个方法流程图。

【主要元件附图标记说明】

步骤S101至S115

步骤S401至S409

步骤S501至S507

具体实施方式