[发明专利]用于FinFET的ESD保护

权利要求书

1.一种半导体器件，包括：

收发器电路，包括鳍状场效应晶体管(FinFET)和第一接地总线；

接收器电路，包括FinFET和第二接地总线；以及

传输总线，电连接所述接收器电路和所述收发器电路，其中，所述接 收器电路和所述收发器电路均进一步包括静电放电保护电路，所述静电放 电保护电路包括电连接至所述传输总线的平面晶体管；

其中，所述收发器电路的所述平面晶体管包括平面PMOS晶体管和平 面NMOS晶体管，所述收发器电路的所述平面PMOS晶体管具有均电连接 至第一电源总线的源极和栅极以及电连接至所述传输总线的漏极，以及所 述收发器电路的所述平面NMOS晶体管具有均电连接至所述第一接地总线 的源极和栅极以及电连接至所述传输总线的漏极；

所述接收器电路的平面晶体管包括平面PMOS晶体管和平面NMOS晶 体管，所述接收器电路的所述平面PMOS晶体管具有均电连接至第二电源 总线的源极和栅极以及电连接至所述传输总线的漏极，以及所述接收器电 路的所述平面NMOS晶体管具有均电连接至所述第二接地总线的源极和栅 极以及电连接至所述传输总线的漏极。

2.根据权利要求1所述的半导体器件，其中，第一电阻器被插入在所 述第一电源总线和所述平面PMOS晶体管的栅极之间，以及第二电阻器被 插入在所述第一接地总线和所述平面NMOS晶体管的栅极之间，

其中，电源钳位电连接所述第一电源总线和所述第一接地总线。

3.根据权利要求1所述的半导体器件，其中，第一电阻器被插入在所 述第二电源总线和所述平面PMOS晶体管的栅极之间，以及第二电阻器被 插入在所述第二接地总线和所述平面NMOS晶体管的栅极之间，

其中，电源钳位电连接所述第二电源总线和所述第二接地总线。

4.根据权利要求1所述的半导体器件，其中，至少两个二极管电交叉 连接所述第一接地总线和所述第二接地总线。

5.一种半导体器件，包括：

传输总线；

收发器，包括：

第一电源总线；

第一接地总线；

收发器运算电路，包括电连接至所述传输总线的鳍状场效应晶 体管；

收发器静电放电保护电路，包括平面晶体管，其中，第一平面晶 体管将所述传输总线电连接至所述第一电源总线，以及第二平面晶体 管将所述传输总线电连接至所述第一接地总线；

接收器，包括：

第二电源总线；

第二接地总线；

接收器运算电路，包括电连接至所述传输总线的鳍状场效应晶体 管；以及

接收器静电放电保护电路，包括平面晶体管，其中，第三平面晶体管 将所述传输总线电连接至所述第二电源总线，以及第四平面晶体管将所述 传输总线电连接至所述第二接地总线；

其中，所述第一平面晶体管包括第一平面PMOS晶体管，所述第二平 面晶体管包括第二平面NMOS晶体管，所述第三平面晶体管包括第三平面 PMOS晶体管，以及所述第四平面晶体管包括第四平面NMOS晶体管，

其中，所述第一平面PMOS晶体管的栅极和源极电连接至所述第一电 源总线，所述第一平面PMOS晶体管的漏极和所述第二平面PMOS晶体管 的漏极电连接至所述传输总线，以及所述第二平面NOMS晶体管的栅极和 源极电连接至所述第一接地总线，以及其中，所述第三平面PMOS晶体管 的栅极和源极电连接至所述第二电源总线，所述第三平面PMOS晶体管的 漏极和所述第四平面NMOS晶体管的漏极电连接至所述传输总线，以及所 述第四平面NMOS晶体管的栅极和源极电连接至所述第二接地总线。

6.根据权利要求5所述的半导体器件，还包括：

第一电源钳位，将所述第一电源总线电连接至所述第一接地总线；以 及

第二电源钳位，将所述第二电源总线电连接至所述第二接地总线。

7.根据权利要求5所述的半导体器件，其中，交叉连接的二极管将所 述第一接地总线电连接至所述第二接地总线。