[发明专利]一种非易失性存储器及其设计方法

说明书

本申请是申请日为2007年5月30日、申请号为200710099806.0、发明名 称为“一种非易失性存储器及其设计方法”的发明专利申请的分案申请。

技术领域

本发明主要涉及半导体存储器，尤其涉及一种非易失性存储器及其设计方 法。

背景技术

存储器大致可分为两大类：易失性和非易失性。易失性存储器在系统关闭 时立即失去存储在内的信息；它需要持续的电源供应以维持数据。大部分随机 存储器都属于此类。非易失性存储器在系统关闭或无电源供应时仍能保持数据 信息。

一个浮栅型非易失性存储器(NVM)器件通常也是一个MOS晶体管，该 MOS晶体管拥有一个源极(Source)，一个漏极(Drain)和一个栅极(Gate)， 它与一般MOS管的结构不同的是，栅极包括两个部分：浮栅(Floating Gate) 和控制栅(Control Gate)。浮栅位于栅极氧化层和极间氧化层之间，极间氧化 层用于隔绝浮栅，两种氧化层的成份可以是氧-氮-氧(O-N-O)或二氧化硅 (SiO₂)。控制栅与浮栅之间是一层栅极氧化层，控制栅和外部的电极相连接。

浮栅型非易失性存储器通过将电荷保存在浮栅中，实现对数据信息的存 储。例如，在进行写操作时，在控制栅上施加电压，通过控制栅与浮栅之间的 电容耦合作用，使控制栅与其它诸如源极、漏极或沟道区域之间建立一个电势 差，通过该电势差在浮栅中放置电荷，来完成整个写操作过程。

随着集成电路技术的迅速发展，集成电路器件的尺寸越来越小，从而使得 片上系统(SoC，System On Chip)也越来越普及。而SOC中相当重要的一个 模块就是非易失性存储器。为了给SoC提供多种功能，许多不同功能的模块 必须集成在一个芯片上。然而，非易失性存储器的制造需要采用特殊工艺，它 有别于目前SoC制造过程中主要采用的逻辑工艺。逻辑工艺是大多数集成电 路(IC，Integrated Circuits)设计者普遍使用的主流工艺。由于制造非易失性 存储器所需采用的特殊工艺不常使用，因此，如果采用该特殊工艺来开发和制 造SOC器件，将耗费大量成本，必将使所制造出的SOC器件的价格比采用逻 辑工艺制造的SOC器件要昂贵很多。

尽管可以为了方便地制造非易失性存储器，而运用该特殊工艺来制造整个 SOC，但所付出的代价是大大降低其它逻辑器件的性能。另外，许多IC设计 者并不像了解传统的逻辑工艺那样熟悉这种特殊工艺，因此，运用该特殊工艺 来制造整个SOC的方法增加了设计风险和复杂度，更糟糕的还有高成本和滞 后的技术支持。其中，滞后的技术支持将造成整个SoC开发时间上的延误， 而造成滞后的技术支持的主要原因是因为在半导体制造行业还没有广泛地使 用这种特殊工艺。

目前，已经推出不少兼顾设计非易失性存储器的特殊工艺和传统逻辑工艺 的SOC制造解决方案。例如，采用一对P型金属氧化物半导体(PMOS，P type Metal-Oxide Semiconductor)和N型金属氧化物半导体(NMOS，N type Metal-Oxide Semiconductor)晶体管，将它们的栅极连接起来并悬浮，形成用于 存储电荷的浮栅。通过PMOS和NMOS晶体管的沟道或其它物理效应实现激 活编程和擦除功能。但是，为了避免在高电平操作时PMOS和NMOS晶体管 之间容易发生的闩锁现象，不得不将这种存储器件设计成大尺寸，而大尺寸的 设计将造成PMOS和NMOS晶体管内部电容的增大，进而影响到保证存储器 正常工作的NMOS和PMOS晶体管的电容比。此外，由于NMOS和PMOS 的工作模式不同，其中，NMOS晶体管为累加模式，PMOS晶体管为反相模 式，二者都会产生非线性电容，这种非线性电容将直接影响该存储器的存储性 能，因此，需要添加额外的电路并给予特别的注意才能获得该存储器件所需的 线性特性。

其它的方法还有利用软击穿和硬击穿效应来获得一连串不同的电阻，以便 存储值能被加以区分和识别。然而，鉴于击穿操作过程中的控制难度和一些未 知效应，通过利用软击穿和硬击穿效应设计的非易失性存储器的可编程次数将 十分有限。

因此，对非易失性存储器的设计，在尝试保证存储单元的紧凑性和可靠性 的同时，应尽量与逻辑工艺一致，尽可能地克服上述现有技术设计初期的缺陷。

发明内容