[发明专利]半导体存储装置的数据对齐电路和方法

说明书

相关申请的交叉引用

根据35 U.S.C.§119(a)，本申请要求于2009年6月29日向韩国知识产权局提交的韩国申请号为10-2009-0058502的优先权，其全部内容通过引用合并在进来，如同全部列出一样。

技术领域

本发明总的来说涉及半导体存储装置，以及具体地说涉及半导体存储装置的数据对齐电路和方法。

背景技术

半导体存储装置使用外部存储控制器串行地传送和接收多位数据。另一方面，在半导体存储装置内部提供多个全局数据总线(GIO)，以便传输多位数据到核心区或从核心区输出多位数据，并且经全局数据总线传输的多位数据被并行排列。以此方式，多位数据在半导体装置的内部并行传输，而在半导体存储装置的外部串行传输。因此，在数据输入区中，需要用于将串行的数据并行对齐的电路，以及在数据输出区中，需要用于将并行的数据串行对齐的电路。为了此目的，半导体装置配置为在数据输入区和数据输出区中包括数据对齐电路。

一般地，在数据输入区中提供的半导体存储装置的数据对齐电路配置为：通过使用数据选通时钟信号(DQS)、将数据与内部时钟信号同步，以及将数据传输到全局数据总线，对经多个数据焊盘输入的数据进行同步。在诸如双数据速率同步动态随机存取存储器(DDR SDRAM)的半导体存储装置中，可以通过在数据选通时钟信号(DQS)的上升沿和下降沿处锁存数据位来执行更快的数据输入操作。从延迟锁定环(DLL)电路或锁相环(PLL)电路产生内部时钟信号，并且，近来已经将内部时钟信号实现为多相时钟信号的形式，以便支持更快的操作速度。

然而，难以精确地对从半导体存储器件的外部传输到数据焊点的多个数据的时序进行同步，并且在多个数据之间通常会出现微小的时序差。随着半导体存储装置朝着执行更高速操作的方向发展，甚至数据输入时序的微小差值就可能导致数据对齐操作中出现故障。因此，半导体存储装置的传统对齐电路应当配置为一种结构，用于防止此故障。

图1是半导体存储装置的传统数据对齐电路的示意性配置图，图示提取输入数据的相位信息的方块。

参考图1，半导体存储装置的传统数据对齐电路包括：计数器1，配置为产生计数信号CNT；复用器(MUX)2，配置为顺序地输出第一至第八数据DQ<1:8>；第一至第八触发器FF1至FF8，配置为响应于从复用器2传输的数据，锁存第一至第八时钟信号CLK<1:8>；编码器3，配置为对第一至第八触发器FF1至FF8的输出信号进行编码，并产生3位的编码信号ENC；以及寄存器4，配置为存储编码信号ENC。

第一至第八时钟信号CLK<1:8>是从DLL电路或PLL电路产生的多相时钟信号，并且这些时钟信号是通过将单个的时钟信号的相位划分为八个来产生的。当复用器2传输第一至第八数据DQ<1:8>中的任一个到第一至第八触发器FF1至FF8时，向其输入相位比数据的相位超前的时钟信号的触发器输出高电平信号，而向其输入相位比数据的相位滞后的时钟信号的触发器输出低电平信号。在此相位信息提取操作中，所有的第一至第八数据DQ<1:8>均被控制为具有高电平电位。

编码器3被配置为：对第一至第八触发器FF1至FF8的输出信号进行编码，并传送编码后的信号到寄存器4。寄存器4被配置为存储一位数据的相位信息。随后，如果重复地操作复用器2、第一至第八触发器FF1至FF8以及编码器3，则寄存器4可以存储第一至第八数据DQ<1:8>的各个位的相位信息。

随后，储存在寄存器4中的第一至第八数据DQ<1:8>的各个位的相位信息被用来控制电路区(未示出)中的第一至第八数据DQ<1:8>的相位。以此方式，半导体存储器的数据对齐电路通过执行对第一至第八数据DQ<1:8>的各个相位进行控制并且对第一至第八数据DQ<1:8>进行对齐的操作，可以支持稳定的数据输入。

然而，由于上述数据对齐电路在其操作中必须从DLL电路或PLL电路接收多相时钟信号，故必定要在数据对齐电路中提供大量的信号线。因此，产生了面积效率降低这一缺点。另外，由于提供复杂的电路配置用于提取数据的相位信息，设计的便利性降低。如此，半导体存储装置的传统数据对齐电路具有的技术局限在于所占的面积大和设计便利性降低，这是阻碍实现高性能半导体存储装置的因素。

发明内容

本发明的实施例包括半导体存储装置的数据对齐电路，其改善了面积效率和设计便利性，以及包括半导体存储装置的数据对齐方法。