[发明专利]半导体存储装置的数据对齐电路和方法

权利要求书

1.一种半导体存储装置的数据对齐电路，包括：

数据选通时钟相位控制块，配置为响应于选通延迟码，控制数据选通时钟信号的相位，并产生延迟的选通时钟信号；

多个数据相位控制块，配置为响应于各个数据延迟码，控制各个输入数据的相位，并产生各个延迟的数据；

多个数据对齐块，配置为响应于所述延迟的选通时钟信号，锁存所述各个延迟的数据，并产生各个锁存的数据和对齐的数据；以及

延迟码发生块，配置为确定所述锁存的数据的相位，并产生所述选通延迟码和所述数据延迟码。

2.根据权利要求1所述的数据对齐电路，其中，所述数据选通时钟相位控制块包括：

寄存器，配置为存储所述选通延迟码；以及

延迟线，配置为响应于从所述寄存器传送的所述选通延迟码，延迟所述数据选通时钟信号，并输出所述延迟的选通时钟信号。

3.根据权利要求1所述的数据对齐电路，其中，所述各个数据相位控制块包括：

寄存器，配置为存储所述各个数据延迟码中的相应的数据延迟码；以及

延迟线，配置为响应于从所述寄存器传送的数据延迟码，延迟所述各个输入数据中的相应的输入数据，并输出所述各个延迟的数据中的相应的延迟的数据。

4.根据权利要求1所述的数据对齐电路，其中，所述各个数据对齐块配置为：在所述延迟的选通时钟信号的上升沿时刻和下降沿时刻，锁存所述各个延迟的数据中的相应的延迟的数据的各个位，并输出2位的对齐的数据。

5.根据权利要求1所述的数据对齐电路，其中，所述延迟码发生块配置为：接收由所述多个数据对齐块产生的多个锁存的数据，提取所述多个锁存的数据中相位最滞后的已接收数据的相位信息，并产生所述选通延迟码。

6.根据权利要求5所述的数据对齐电路，其中，所述延迟码发生块进一步配置为：在完成产生所述选通延迟码的操作之后，提取关于锁存的数据的相位比所述延迟的选通时钟信号的相位超前多少的信息，并输出所述提取的信息作为所述数据延迟码。

7.根据权利要求6所述的数据对齐电路，其中，所述延迟码发生块包括：

计数器，配置为响应于所述延迟的选通时钟信号，执行计数操作，并产生多个操作持续信号；

相位确定单元，配置为接收所述锁存的数据并产生选通相位确定信号；

第一复用器，配置为响应于所述多个操作持续信号，顺序地一个接一个地输出所述选通相位确定信号和所述锁存的数据；

码发生单元，配置为响应于所述多个操作持续信号和所述延迟的选通时钟信号，产生与从第一复用器传送的信号的逻辑值相应的多位数字码；以及

第二复用器，配置为响应于所述多个操作持续信号，顺序地输出所述多位数字码，作为所述选通延迟码和所述数据延迟码。

8.根据权利要求7所述的数据对齐电路，其中，所述码发生单元包括逐次逼近计数器，用于产生所述多位数字码。

9.一种半导体存储装置的数据对齐电路，包括：

延迟码发生块，配置为接收多个数据，提取所述多个数据中相位最滞后的已接收数据的相位信息，并输出所述提取的信息，作为选通延迟码；

数据选通时钟相位控制块，配置为响应于所述选通延迟码，控制数据选通时钟信号的相位，并产生延迟的选通时钟信号；以及

多个数据对齐块，配置为通过使用所述延迟的选通时钟信号来执行数据锁存操作，输出所述多个数据，并对所述多个数据进行数据对齐操作。

10.根据权利要求9所述的数据对齐电路，其中，所述延迟码发生块配置为：在完成产生选通延迟码的操作之后，提取关于所述多个数据的相位比所述延迟的选通时钟信号的相位超前多少的信息，并输出所述提取的信息作为多个数据延迟码。

11.根据权利要求10所述的数据对齐电路，还包括：多个数据相位控制块，配置为响应于所述多个数据延迟码，控制输入数据的相位。