[发明专利]一种电压切换电路

说明书

技术领域

本发明涉及电子领域，尤其涉及一种电压切换电路。

背景技术

随着电子行业的发展，电器的使用越来越广泛，但随着而来的不必要的功耗(比如待机功耗)也造成了大量的资源浪费。因此降低功耗不仅成为节电的必由之路，并且被赋予了环保的神圣使命。

现在很多电器电路为了降低成本，简化电源设计，将很多电路模块使用统一电源供电，一般这个电源电压必须满足电路中输入电压最高的那部分电路的电压要求，而一些电源管理芯片如LDO、DC/DC等输入电压一般都有很宽的范围，虽然给其提供较高的输入电压也能够正常工作，但是考虑到芯片自身的工作效率，输入电压越高，其效率越低，很大一部分电能通过器件自身的散热消耗掉了。电器在待机的时候为了降低待机功耗都会将一些高电压大电流的电路模块的供电断开，而只给一些待机必须正常供电的电路模块供电，比如CPU的内核供电电路。通常CPU内核供电电压很低，电流较大，为了CPU能够稳定的工作都采用DC/DC供电。

因此，如何在待机的时候降低此DC/DC的输入电压，既不影响其输出电压同时又降低电源在DC/DC器件上的功率消耗达到进一步降低待机功耗，使产品更具有市场竞争力，成为急待解决的问题。

发明内容

本发明目的在于提供一种电压切换电路，达到低成本实现待机低功耗的目的。

为解决本发明的技术问题，本发明公开一种电压切换电路，其中，包括：

第一晶体管(V1)，第二晶体管(V2)，第三晶体管(V3)，第四晶体管(V4)，第五晶体管(V5)，第一电阻(R1)，第二电阻(R2)，第三电阻(R3)，第四电阻(R4)，第五电阻(R5)，第六电阻(R6)，第七电阻(R7)，其中，所述第一晶体管(V1)，第二晶体管(V2)和第五晶体管(V5)均为NPN三极管，所述第三晶体管(V3)和第四晶体管(V4)均为PNP三极管；

所述第一晶体管(V1)的基极通过所述第二电阻(R2)连接控制信号的输入端，所述第一晶体管(V1)的集电极通过所述第三电阻(R3)连接第二电源电压端(U2)以及通过所述第四电阻(R4)连接所述第二晶体管(V2)的基极，所述第一晶体管(V1)的发射极接地，所述第一电阻(R1)的两端分别连接所述控制信号的输入端和所述第二电源电压端(U2)；

所述第二晶体管(V2)的集电极通过所述第五电阻(R5)连接所述第三晶体管(V3)的基极，所述第二晶体管(V2)的发射极接地；

所述第五晶体管(V5)的基极通过所述第七电阻(R7)连接所述控制信号的输入端，所述第五晶体管(V5)的集电极通过所述第六电阻(R6)连接所述第四晶体管V4的基极，所述第五晶体管(V5)的发射极接地；

所述第三晶体管(V3)的集电极连接所述第四晶体管(V4)的集电极，并共同连接第一电源电压端(U1)，所述第三晶体管(V3)的发射极连接所述第二电源电压端(U2)，所述第四晶体管(V4)的发射极连接所述第三电源电压端(U3)。

较优地，开始工作时，所述第二电源电压端(U2)和第三电源电压端(U3)开始上电，且第三电源电压高于第二电源电压，负载电路由所述第一电源电压端(U1)供电。

较优地，正常工作后，由CPU产生控制信号，正常工作时控制信号为高电平，通过所述第二电阻(R2)输入到所述第一晶体管(V1)以及通过所述第七电阻(R7)输入到所述第五晶体管(V5)，则所述第一晶体管(V1)导通，使得所述第一晶体管(V1)的集电极的电压拉低，所述第二晶体管(V2)和所述第三晶体管(V3)截止，所述第四晶体管(V4)和所述第五晶体管(V5)导通，第一电源电压端(U1)的电压由第三电源电压端(U3)提供，维持正常工作。

较优地，当需要进入待机模式时，CPU将控制信号置为低电平，所述第一晶体管(V1)处于截止状态，使得所述第一晶体管(V1)的集电极的电压经所述第三电阻(R3)拉高，使所述第二晶体管(V2)导通，进一步使所述第三晶体管(V3)也导通，所述第四晶体管(V4)和所述第五晶体管(V5)截止，第一电源电压端(U1)的电压由第二电源电压端(U2)提供，完成电压切换。

与现有技术相比，本发明具有如下有益效果：

本发明通过一个低成本的由分立器件构成的电压切换电路在开待机时通过调整电路的供电电压，达到低成本实现待机低功耗的目的。

附图说明

图1为本发明实施例的一种电压切换电路示意图。

具体实施方式