[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明整体涉及半导体器件及其制造方法，更具体地说，涉及具有位于半导体基板上的壁氧化物的半导体器件及其制造方法。

背景技术

典型的半导体存储器件包括具有多个存储单元(cell，又称为晶胞)的单元区域。在增加半导体存储器件的容量(即增加存储容量)时，需要额外的图案。然而，对微型化的要求需要减小或者至少限制单元区域的尺寸。相应地，单元区域必须是高度集成的以保证期望的存储容量，因此需要在单元区域的有限可用空间内形成更多图案。因此，缩小该图案的临界尺寸(例如，线宽)以减小图案占据的空间。为了形成具有微小临界尺寸的图案，必须改进用于形成该图案的光刻工序。

在典型的光刻工序中，首先在基板的上侧涂覆光阻剂(photoresist，又称为光刻胶或光致抗蚀剂)。利用波长为365nm、248nm、193nm、153nm等的光源，借助限定微图案的曝光掩模对光阻剂执行曝光工序。然后，利用显影工序来形成限定微图案的光阻图案。根据光源的波长(λ)和数值孔径(NA)确定该光刻工序的分辨率。通常，分辨率是对紧密地间隔开的特征进行区分的能力的度量，并且光刻工序中的分辨率极限(R)由如下公式表示：R＝K1×λ/NA。

在上述公式中，K1是工序常数(也称为工序因子)。为了改善分辨率极限(R)，应该使波长更短，NA更高，并且常数K1更小。常数K1具有物理极限，并且几乎不能借助普通方法使其值有效地减小。因此，通过减小工序常数K1来改善分辨率是困难的。为了使用更短的波长，需要开发对短波长具有高反应性的光阻材料以及应用短波长的曝光装置；因此难以利用更短的波长形成临界尺寸减小的微图案。

双重图案化技术(DPT)是可以使用现有的工具来形成微小图案的光刻技术。在DPT中，图案被分成两个掩模以获得高分辨率。另一种技术是与双重图案化技术类似但是不需要双重曝光或双重图案化工序的间隔物图案化技术(SPT)。

发明内容

本发明的实施例包括半导体器件及其制造方法，其中，可以保证半导体器件的有源区的尺寸、可以减小存储节点触点的电阻、并且可以减小半导体器件的临界尺寸。

在本发明的实施例中，一种制造半导体器件的方法包括：在半导体基板上形成线形的第一沟槽；在所述第一沟槽的表面上形成壁氧化物；用氧化物层填充形成有所述壁氧化物的第一沟槽以形成线形的有源区；以均一的间隔形成第二沟槽，所述第二沟槽将所述线形的有源区分开；以及用氧化物层填充所述第二沟槽。

根据本发明实施例的制造半导体器件的方法还可以包括：在所述第一沟槽的表面上形成所述壁氧化物之后，在形成有所述壁氧化物的第一沟槽的表面上形成衬垫氮化物层和衬垫氧化物层。将所述氧化物层填充到所述第一沟槽中的步骤可以包括：在包括所述第一沟槽的半导体基板上沉积所述氧化物层；以及用所述半导体基板作为蚀刻停止层执行CMP并移除位于所述第一沟槽的上部的所述氧化物层。所述氧化物层可以包括电介质旋涂(SOD)氧化物层、高密度等离子体(HDP)氧化物层和大纵横比工序(HARP)氧化物层中的

一个或多个。将所述氧化物层填充到所述第二沟槽中的步骤可以包括：在包括所述第二沟槽的半导体基板上沉积所述氧化物层；以及用所述半导体基板作为蚀刻停止层执行CMP并移除位于所述第二沟槽的上部的所述氧化物层。

形成所述第一沟槽的步骤可以包括：在所述半导体基板上形成硬掩模层；在所述硬掩模层上形成间隔物；以及用所述间隔物作为掩模蚀刻所述硬掩模层和所述半导体基板。

形成所述硬掩模层的步骤可以包括：在所述半导体基板上形成第一非晶碳层、第一氧氮化硅层、多晶硅层、第二非晶碳层和第二氧氮化硅层。形成所述间隔物的步骤可以包括：在所述硬掩模层上形成隔开物；在包括所述隔开物的整个表面上沉积氧化物层之后执行回蚀工序，并且在所述隔开物的侧面上形成间隔物；以及移除所述隔开物。

根据本发明实施例的制造半导体器件的方法还可以包括：在形成所述间隔物之后，在所述半导体基板的外围区域上形成图案。