[发明专利]控制时钟输入缓冲器

说明书

技术领域

本发明一般来说涉及时钟输入缓冲器。

背景技术

通常，时钟输入缓冲器用以控制到各种电路的输入。举例来说，结合低电力双数据速率2(LPDDR2)同步动态随机存取存储器(LPDDR2-S(SDRAM))或非易失性存储器(LPDDR2-N)，可使用时钟启用(CKE)输入信号停用除时钟以外的所有信号的输入缓冲器。时钟输入缓冲器消耗电力，甚至当时钟稳定时，因为时钟输入缓冲器是使用差分放大器实施的。

发明内容

附图说明

图1是一个实施例的电路示意图；

图2时本发明的一个实施例的更详细电路示意图；

图3时根据一个实施例的时钟启用信号的时序图；

图4时根据一个实施例的时钟及逆时钟信号的时序图；

图5是根据一个实施例的CLK_int信号的时序图；

图6时根据一个实施例的INPUT ENABLE信号的时序图；

图7是根据一个实施例的信号CLK_EN_RST的时序图；

图8是根据一个实施例的CLK_EN_SET信号的时序图；

图9是根据一个实施例的CLK_BUFF_ENABLE信号的时序图；及

图10是一个实施例的流程图。

具体实施方式

参照图1，集成电路封装11可包括触点10、12、16、18及20。集成电路封装11可装纳耦合到缓冲器14、22及24的集成电路52。缓冲器缓冲来自触点10、12、16、18及20的输入信号。启用电路50可控制缓冲器14及24的电力消耗以将其停用从而减少电力消耗且然后快速地将其启用以用于集成电路操作。

在一些实施例中，启用电路50特定通过将启用信号提供到所述缓冲器的EN输入而将缓冲器24减电以减小其电力消耗。在一些实施例中，然后当需要操作集成电路52时，可快速地启用缓冲器24。举例来说，在一些实施例中，响应于时钟信号的给定数目次双态切换，可快速地启用缓冲器24。举例来说，此结合低电力双数据速率2存储器尤其有利。

触点10、12、16、18及20可在集成电路封装11的外部上且电路52可为封装11内的集成电路。举例来说，其可为存储器电路，且作为一个实例，芯片52可为低电力双数据速率2存储器。

输入缓冲器14(图1中仅展示一个)可耦合到触点10及12。触点10可与输入信号Vref或参考电压相关联且触点12可用于其它输入。因此，触点10及12可与在集成电路封装的外部上的各种连接器相关联。这些连接器可为连接盘、引脚、焊料球、插孔或用于集成电路封装中的各种电连接器中的任一种。另外，可存在用于时钟启用信号的触点16、用于时钟信号的触点18及用于逆时钟信号的触点20。

参照图2，来自触点16的时钟启用信号去往缓冲器22，缓冲器22又耦合到启用电路50，且特定来说，一个实施例中耦合到DQ触发器34。在一个实施例中，DQ触发器34具有时钟输入CK、输入D及输出Q。DQ触发器34可为沿触发的，且在一个实施例中可为正沿触发的。在时钟(CK)的上升沿上，可对输入D进行取样且传送到输出Q。在其它时间，可忽略输入D。

时钟触点18可耦合到缓冲器24，缓冲器24输出信号CLK_int 28，其为到DQ触发器34的时钟(CK)输入。到缓冲器24的负输入来自逆时钟触点20。

来自触点18的时钟信号还可经过低电力消耗互补金属氧化物半导体(CMOS)缓冲器26以形成CLK_CMOS信号30，在一个实施例中CLK_CMOS信号30变为到时钟检测器31的时钟输入。可将时钟检测器输出(CLK_EN_SET)33提供到SR锁存器32的设定端子。复位端子可耦合到来自下降沿检测器35的输出的CLK_EN_RST信号37。在一个实施例中，下降沿检测器35检测来自DQ触发器34的INPUT_ENABLE信号36的下降沿。

SR锁存器32的Q输出为信号CLK_BUFF_ENABLE 38，其在一个实施例中提供到缓冲器24的启用输入。SR锁存器32输出Q可在设定脉动为低且复位为高时较低且可在设定为高且复位为低时可较高。可在来自SR锁存器32的输出Q的信号38为高时启用缓冲器24。当信号38为低时，可停用缓冲器24，从而产生电力节省。