[发明专利]非易失性半导体存储器

说明书

技术领域

本发明涉及非易失性半导体存储器，特别涉及抑制以相同阈值电平对多个非易失性存储器单元同时写入时的写入速度的偏差的技术。

背景技术

一般情况下，闪存等的非易失性半导体存储器具有由连接于字线的栅极电极、连接于位线的漏极、连接于源极线的源极、浮置栅极或电荷陷阱层构成的存储器单元，该存储器单元具备配置成多个矩阵状的存储器单元阵列。

例如，在具有陷阱层的非易失性半导体存储器中，在存储器单元的沟道区域与栅极电极之间的绝缘膜(SiO₂)内存在的被离散化之后的陷阱层(SiN膜或SiN膜/顶部SiO₂膜界面的迁移区域)中由于电荷(电子或空穴)注入而捕获电荷，基于其存储器单元的阈值电平来判定数据“0”或“1”，以存储信息。以下，以电子注入为写入说明写入的原理。

在图9中，600是由P型硅组成的半导体基板，601是设置在半导体基板600上的P型沟道区域，602是在沟道区域601的一侧由设置在半导体基板600上的N型半导体组成的第1杂质区域(例如，漏极)，603是在沟道区域601的另一侧由设置在半导体基板600上的N型半导体组成的第2杂质区域(例如，源极)，604是由设置在半导体基板600上的硅的氧化膜组成的底部绝缘膜，605是由设置在底部绝缘膜604上的硅的氮氧化膜组成的陷阱层、606是由设置在陷阱层605上的硅的氧化膜组成的顶部绝缘膜、607是由设置在顶部绝缘膜606上的N型多晶硅组成的栅极电极。

在写入时，对栅极电极607施加约9V电压，对第1杂质区域(漏极)602施加约5V电压，对第2杂质区域(源极)603施加0V电压，对半导体基板600施加0V电压。由此，从第2杂质区域603向第1杂质区域602的一部分电子由于第1杂质区域602附近的高电场而处于热状态，局部地注入到第1杂质区域602附近的陷阱层605，变为存储器单元的阈值电平较高的状态。

在非易失性半导体存储器的写入动作中，一般将字节单位或字单位等多个存储器单元作为一个单位，对这些存储器单元同时施加上述写入电压进行写入，由此实现写入时间的缩短。

此外，在具有陷阱层的非易失性半导体存储器中，通过改变施加于存储器单元的第1杂质区域602和第2杂质区域603的电压，对第1杂质区域602施加0V电压，对第2杂质区域603施加约5V电压，从而在第2杂质区域603附近的陷阱层605中也局部地注入电子，从而能够在一个存储器单元中存储2位的数据。

然而，近年来，随着非易失性半导体存储器的大容量化存储器单元阵列的面积也在变大，伴随于此设置在存储器单元阵列内的位线的长度也变长。因此，在写入时，由于因位线的电阻引起的电压下降，使得漏极电压因存储器单元阵列内的存储器单元的位置不同而不同，从而存在写入速度出现偏差的问题。

此外，在具有陷阱层、且能在一个存储器单元中存储2位数据的非易失性半导体存储器中，已知第1位的存储状态对第2位的写入速度带来影响，这成为了写入速度出现偏差的主要原因。

针对这些问题，根据某些现有技术，按照写入地址改变写入时提供给存储器单元阵列内的位线的位线电压电平，从而抑制写入速度的偏差(参照专利文献1)。

专利文献1：JP特开2003-109389号公报

然而，在上述现有技术中，在对多个存储器单元同时写入的情况下，写入条件(漏极电压、漏极电压的供给期间)被共同设定。因此，无法抑制同时写入的多个存储器单元之间的写入速度的偏差，将引起存储器单元的可靠性下降。此外，由于写入时间取决于写入速度慢的存储器单元，因此写入速度的偏差会使写入时间增加。

发明内容

根据本发明，在对多个非易失性存储器单元同时写入时，多个非易失性存储器单元的位线通过列地址信号连接于M根(M为2以上的整数)数据线。并且，在每一根数据线设有N个(N为1以上的整数)开关和控制该N个开关的开关控制电路，由M个开关控制电路控制M×N个开关，按存储器单元改变施加于多个存储器单元的位线的漏极电压的电压电平或漏极电压的施加期间。

在本发明的非易失性半导体存储器中，能够抑制对多个非易失性存储器单元同时写入时的存储器单元之间的写入速度的偏差，能够减少写入之后的阈值电平的偏差从而提高存储器单元的可靠性，并且能够抑制因写入速度的偏差引起的写入时间的增加。

附图说明

图1是表示本发明所涉及的非易失性半导体存储器的第1结构例的框图。

图2是表示本发明所涉及的开关电路和开关控制电路的第1结构例的图。