[发明专利]用于基于隔离型NMOS的ESD箝位单元的系统和方法

说明书

对相关申请的交叉引用

本申请要求2008年12月16日提交的、题为“Isolated NMOS-Based ESD Clamp Cell”的美国临时专利申请第61/122,855号的优先权，在此通过引用将其全文合并于此。

技术领域

本发明一般涉及保护集成电路(IC)免受静电放电(ESD)。特别地，本发明涉及一种用于使用隔离型NMOS晶体管保护IC免受ESD的装置和方法。

背景技术

集成电路(IC)芯片由诸如硅的半导体材料和诸如二氧化硅的绝缘材料制成。静电荷可以积聚于IC芯片的暴露端子(例如，引脚)上。这些静电荷保持在IC芯片的这些端子上直到释放到地或通过放电被中和为止。ESD是在具有相反电荷的两个点之间流动的突然和瞬间电流。IC芯片的内部电路会由于ESD而被损坏。为了防止损坏，IC芯片的暴露端子可以设置有保护电路，以在积聚了静电荷时传导ESD电流。

用于IC芯片的一种类型的晶体管是金属氧化物半导体场效应(MOSFET或MOS)晶体管。MOS晶体管通过在两个掺杂区域(例如，源和漏)之间形成沟道并且通过特定电载流子(例如，n型(电子)或p型(空穴))经由沟道传导电流而工作。基于载流子的类型，MOS晶体管可以被称为NMOSFET(例如，n型MOS)或PMOSFET(例如，p型MOS)(通常也称为NMOS、PMOS)。MOS晶体管的沟道由栅控制，栅通常使用氧化硅膜(也称为栅氧化物膜)作为绝缘膜以分隔栅和沟道。因为MOS晶体管仅使用一种类型的电载流子，所以它们可以被称为单极晶体管。与MOS晶体管相对比的是双极晶体管，其通过使用两种类型的载流子(例如，电子和空穴)传导电流而工作。

在一种类型的MOS晶体管中，两个掺杂区域直接形成在具有相反电载流子的衬底上(例如，n型衬底上的p型区域或p型衬底上的n型区域)。例如，可以通过在p型衬底上形成两个n型掺杂区域以及在两个n型掺杂区域之间的沟道上形成氧化硅膜的栅来制造NOMS晶体管。通常以低工作电压(例如，±2.5伏特或±1.5伏特)来使用该类型的MOS晶体管。

在另一类型的MOS晶体管中，即所谓的“隔离型”NMOS或PMOS晶体管，两个掺杂区域可以形成在通过隔离层与衬底层隔离的背栅层上。背栅层和衬底具有相同类型的电载流子，并且隔离层具有相反的电载流子。隔离型NMOS或PMOS晶体管可以具有相对较宽范围的工作电压(例如，±12伏特或±15伏特)。

图1示出了传统隔离型NMOS晶体管100的截面。在隔离型NMOS晶体管100中，n型隔离区域104将p型背栅106与p型衬底102隔离。两个n型掺杂区域108和110形成NMOS晶体管的漏和源。栅112形成在漏108和源110之间。背栅116包含掺杂区域114以将背栅106连接到端子。衬底102的掺杂区域116可以将衬底102连接到另一端子(例如，地)。在对称的隔离型NMOS晶体管中，漏108和源110是可互换的。

尽管隔离型NMOS晶体管100被设计为MOS晶体管，但是，实际上，形成了被标记为T1、T2以及T3的三个寄生npn双极晶体管。这些双极晶体管通过包括负的和正的电载流子(例如，电子和空穴)两者而工作。n型隔离区域104形成T1和T2两者的集电极，而p型背栅106形成T1和T2两者的基极。漏108形成T1的发射极，而源110形成T2的发射极。漏108形成T1的发射极，而源110形成T2的发射极。T3通过作为集电极的漏108、作为基极的背栅106和作为发射极的源110而形成。