[发明专利]用于基于隔离型NMOS的ESD箝位单元的系统和方法

权利要求书

1.一种用于集成电路芯片的ESD保护电路，包括：

隔离型NMOS晶体管，包括：

隔离区域，将背栅与衬底隔离，以及

形成在所述背栅上的第一和第二掺杂区域以及栅；

第一端子，用于将所述隔离区域连接到第一电节点；以及

第二端子，用于将所述第二掺杂区域连接到第二电节点，其中所述第一电节点具有比所述第二电节点高的电压电平，并且所述栅和背栅耦合到所述第二端子。

2.根据权利要求1所述的ESD保护电路，其中，所述第一掺杂区域是漏，并且所述第二掺杂区域是所述隔离型NMOS晶体管的源。

3.根据权利要求2所述的ESD保护电路，其中，所述隔离型MOS晶体管在所述集成电路芯片的工作期间关断。

4.根据权利要求2所述的ESD保护电路，其中，所述漏没有连接到任何端子并且是浮置的。

5.根据权利要求2所述的ESD保护电路，其中，所述漏连接到所述第一端子和所述隔离区域。

6.根据权利要求2所述的ESD保护电路，其中，所述漏连接到所述第二端子和所述源。

7.根据权利要求2所述的ESD保护电路，其中，所述背栅经由背栅掺杂区域耦合到所述第二端子。

8.根据权利要求2所述的ESD保护电路，其中，所述背栅经由电阻器耦合到所述第二端子。

9.根据权利要求8所述的ESD保护电路，其中，所述电阻器具有可调节的电阻。

10.根据权利要求1所述的ESD保护电路，其中，所述第一电节点是具有高电压电平的第一电源，并且所述第二电节点是具有低电压电平的第二电源。

11.一种用于集成电路芯片的ESD保护电路，包括：

隔离型MOS晶体管，其包括：

隔离区域，将背栅与衬底隔离，以及

形成在所述背栅上的第一和第二掺杂区域以及栅；

第一端子，用于将所述隔离区域连接到第一电节点；

第二端子，用于将所述背栅连接到第二电节点；以及

第三端子，用于将所述第一掺杂区域连接到第三电节点，其中，所述第一电节点具有比所述第三电节点高的电压电平，并且所述第三电节点具有比所述第二电节点高的电压电平。

12.根据权利要求11所述的ESD保护电路，其中，所述第一掺杂区域是源，并且所述第二掺杂区域是所述隔离型NMOS晶体管的漏。

13.根据权利要求12所述的ESD保护电路，其中，所述隔离型MOS晶体管在所述集成电路芯片的工作期间关断。

14.根据权利要求12所述的ESD保护电路，其中，所述漏没有连接到任何端子并且是浮置的。

15.根据权利要求12所述的ESD保护电路，其中，所述漏连接到所述源，并且连接到所述第三电源。

16.根据权利要求12所述的ESD保护电路，其中，所述栅连接到所述源。

17.根据权利要求11所述的ESD保护电路，其中，所述第一掺杂区域是漏，并且所述第二掺杂区域是所述隔离型NMOS晶体管的源。

18.根据权利要求17所述的ESD保护电路，其中，所述背栅经由背栅掺杂区域耦合到所述第二端子。

19.根据权利要求17所述的ESD保护电路，其中，所述背栅经由电阻器耦合到所述第二端子。

20.根据权利要求17所述的ESD保护电路，其中，所述电阻器具有可调节的电阻。

21.根据权利要求17所述的ESD保护电路，其中，所述栅连接到所述源。

22.根据权利要求17所述的ESD保护电路，其中，每个电节点连接到电源。