[发明专利]使用时钟抖动进行增益及带宽控制的数字控制振荡器的最佳抖动

说明书

技术领域

本发明涉及数字锁相环电路，更具体地，涉及控制数字控制振荡器内抖动(dither)的电路及方法。

背景技术

数字锁相环(DPLL)的核心为数字控制式振荡器(DCO)。DCO和常用于模拟锁相环(PLL)的传统VCO(电压控制振荡器)之间有本质上的差异。VCO受到模拟电压信号控制，因此具有连续调整范围。DCO受到具备有限位分辨率的数字信号所控制，因此产生分散的频率集合。

参照图1，DCO 10可模型化为在电压控制输入上具有量化器14的VCO 12。DCO 10的结果量化噪声会恶化DPLL输出跳动(jitter)以及相位噪声。如图1内所示，Δf为最小DCO频率间隔。在线性模型中，可用具有(Δf)2/12变化的附加的一致分配的白噪声的传统模型，来评估DCO量化噪声贡献。相位噪声的结果贡献(假设环路滤波器以参考频率f_REF运作)由下列等式(1)表示：

L(foffset)=112(Δffoffset)21fref---(1)]]>

在此，f_offset为与载波频率的偏移。例如：若DCO以f＝4GHz并且具有10MHz最低频率步阶(Δf)来运作，在使用200MHz参考时钟的DPLL内，则在1MHz偏移上的由DCO量化造成的结果相位噪声为-74dBc/Hz。请注意在时间领域当中，DCO量化造成的振荡周期步阶ΔT为Δf/f2，或在上面的实例中为0.6ps。

这些数字相当于或高于自由运转的DCO噪声(由于热波动而上升)。自由运转环形振荡器的典型噪声性能范围从-90dBc/Hz至-80dBc/Hz至-75dBc/Hz(从4GHz开始间隔1MHz)，导致自由运转周期跳动范围从0.1ps至0.3ps至0/7ps RMS。相较之下，例如若使用具有40MHz频率步阶的较粗DCO，则量化噪声贡献具有优势，例如-62dBc/Hz(从4GHz开始间隔1MHz)。

减少DCO量化噪声冲击的简单方式为，利用减少最小频率步阶Δf并且对应增加频率步阶总数，来增加DCO分辨率。不过，此方式通常不切实际，一般导致无法接受的DCO区域增加和/或功率消耗。此问题的其它标准方式为抖动两相邻频率f和f+Δf之间的DCO，如图2内所示。

参照图2，说明其中显示频率对上时间的绘图，来展示基本DCO抖动。该图显示瞬间频率20和等效频率22。抖动有效产生更小的DCO最小频率步阶。理想8位抖动调制器可望以因子2⁸＝256减少Δf。在上面的实例中将减少量化噪声达48dB。抖动造成的量化噪声的影响取决于所使用的抖动调制器的类型，公知在达成减少DCO噪声的所要目标中，一致的抖动并未非常有效。运用等式(1)来评估一致抖动的效果如下：