[发明专利]多晶体管存储单元无效

专利信息
申请号: 200980141723.0 申请日: 2009-10-22
公开(公告)号: CN102187460A 公开(公告)日: 2011-09-14
发明(设计)人: 杜山·高鲁波维奇 申请(专利权)人: NXP股份有限公司
主分类号: H01L27/115 分类号: H01L27/115;H01L21/8247;H01L21/28;H01L21/336;H01L29/49;H01L29/792;H01L29/423
代理公司: 中科专利商标代理有限责任公司 11021 代理人: 王波波
地址: 荷兰艾*** 国省代码: 荷兰;NL
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摘要:
搜索关键词: 多晶体 存储 单元
【说明书】:

技术领域

发明涉及一种多晶体管存储单元,例如双晶体管存储单元以及一种用于制造多晶体管存储单元,例如双晶体管存储单元的方法,以及涉及一种存储器件中这种单元的阵列。

背景技术

双晶体管存储单元涉及包括至少一个存取晶体管和至少一个存储晶体管的非易失性存储单元。非易失性存储单元用于广泛的商用和军用电子器件和设备,诸如RFID/NFC、智能卡、汽车应用、移动电话、无线电或者数码相机。这些电子设备的市场不断地要求器件具有更低的电压、更低的功耗和减小的芯片尺寸。

所述存取晶体管典型地包括可以用作源极或者漏极的扩散注入(diffusion implant)、存取沟道区和存取栅极。所述存取沟道区经常设置在存取晶体管的扩散区域的中间。所述存储晶体管典型地包括可以用作源极或者漏极的扩散注入、存储沟道区、存储栅极堆叠和存储栅极。所述存储沟道区经常设置在扩散注入的中间。所述存储栅极堆叠典型地位于存储沟道区上并且设置用于存储电荷。典型地,所述存储栅极堆叠包括由第一绝缘层、电荷存储层和第二绝缘层组成的层的堆叠,其中所述第一绝缘层设置在存储沟道区和电荷存储层的中间,以及所述第二绝缘层设置在电荷存储层和存储栅极的中间。在存储晶体管栅极电压的控制下,即在存储栅极电压的控制下,所述存储栅极堆叠可以进行编程或者擦除。

在SONOS(半导体氧化物-氮化物-氧化物半导体)存储单元器件中,所述存储栅极堆叠包括至少底部二氧化硅层、电荷俘获氮化硅层和顶部二氧化硅层的堆叠,也被称作ONO堆叠。由于可以获得减小的编程和擦除电压,SONOS存储单元器件可以按比例使用。然而,由于这种由直接隧穿操作的低功率SONOS存储单元受保持性问题困扰,与金属栅结合的高K电介质用于替代氧化硅层。这种非易失性存储单元,其中所述氧化硅层由HfSiOx替代,通常被称作SHINOS存储晶体管。然而,尽管这种SHINOS存储晶体管在编程和擦除特性、耐久性和保持性方面具有期望的性能,但是这种具有配置为HfSiOx的高K栅极电介质的存储晶体管受固有的可靠性问题困扰。

因此,本发明的目标是提供一种多晶体管存储单元,例如双晶体管存储单元,一种用于制造能够提供良好可靠性的多晶体管存储单元,例如双晶体管存储单元,以及在存储器件中这种单元的阵列。

本发明的一个优点是能够向多晶体管存储单元,例如双晶体管存储单元提供减小的编程和擦除电压。

发明内容

通过设置在半导体衬底上的多晶体管存储单元,例如双晶体管存储单元解决了这一目标,所述半导体衬底包括存取晶体管和存储晶体管,所述存取晶体管包括存取沟道区、第一注入(implant)和第二注入、第一扩散注入和第二扩散注入以及存取栅极,其中所述存取沟道区设置在第一注入和第二注入的中间,所述第一注入和第二注入设置在第一扩散注入和第二扩散注入的中间,所述存取栅极设置在存取沟道区的上方。所述存储晶体管包括存储沟道区、第三注入和第四注入、第三扩散注入和第四扩散注入、存储栅极堆叠和存储栅极,所述存储沟道区设置在所述第三注入和第四注入的中间,所述第三注入和第四注入设置在第三扩散注入和第四扩散注入的中间,所述存储栅极堆叠设置在存储沟道区的上方,以及所述存储栅极设置在存储栅极堆叠的上方。

因此,本发明的本质想法是提供一种以高可靠性为特征的多晶体管存储单元,例如双晶体管存储单元,而优选地用金属栅-SHINOS存储晶体管实现,避免了具有高K电介质的存取晶体管的使用。与现有技术已知的作为存取栅极的NMOS晶体管相比较,另外的优点是根据本发明所述的多晶体管存储单元例如双晶体管存储单元没有给存储单元尺寸带来任何约束。优选地,第二扩散注入与第三扩散区域相同。更优选的是存储栅极堆叠的宽度超过存储沟道区的宽度和/或存取栅极的宽度超过存取沟道区的宽度。

根据本发明的另一个优选实施例,所述存储栅极堆叠包括底部电介质层、诸如氮化物电荷俘获层的电荷俘获层、顶部电介质层、金属层和多晶硅层,其中所述电荷俘获层例如氮化物电荷俘获层设置在底部电介质层的上方,所述顶部电介质层设置在电荷俘获层例如氮化物电荷俘获层的上方,所述金属层设置在顶部电介质层的上方,以及所述多晶硅层设置在金属层的上方。优选地,所述电荷俘获层配置为Si3N4以及所述多晶硅层优选地包括10-20nm的厚度。

根据本发明的另一个优选实施例,所述存取晶体管是增强结型场效应晶体管(JFET)。更优选地是所述结型场效应晶体管配置为自对准JFET。

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