[发明专利]存储器装置中的自复位时钟缓冲器

说明书

技术领域

本发明大体上涉及集成电路(IC)。更明确地说，本发明涉及存储器装置，且再明确地说，涉及存储器装置中的时钟缓冲。

背景技术

通常可将存储器装置或存储器描述为可存储数据以供以后检索的硬件。时钟缓冲器是存储器操作中的重要元件。时钟缓冲器的一个目的是从外部时钟产生用于存储器的控制时钟。

当出于读取或写入目的而存取存储器时，内部时钟信号在存储器内提供同步时序。此内部时钟信号与可附接到存储器的电路的外部时钟分离。将完整的时钟产生器放置在存储器内是昂贵的解决方案，且占用较大的电路面积。因此，常规存储器使用时钟缓冲器以从外部电路的时钟产生内部存储器时钟。内部存储器时钟控制例如锁存存储器地址、位线预充电和选择字线等事件的时序。

常规时钟缓冲器接受输入时钟信号以及来自外部电路的其它信号，且在输入信号的某些组合下，产生输出时钟(内部存储器时钟)信号。在常规时钟缓冲器中，时钟驱动器耦合到输入时钟信号以及经延迟的时钟信号，且输出中间时钟信号。时钟驱动器通常具有若干晶体管，所述晶体管包括：pFET，其经配置以依据复位信号而上拉中间时钟信号；以及串联的nFET，其经配置以依据时钟信号、经延迟的时钟信号以及芯片选择信号的组合而下拉中间时钟信号。经由使用包括两个反相器的保持器电路来缓冲中间时钟信号。时钟反相器从中间时钟信号产生输出时钟信号。

对于在存储器中发现的常规时钟缓冲器电路，使晶体管元件缩小到45nm和45nm以下、减小电源电压以促进较小的晶体管以及对较低功率消耗的需要已造成了多个问题。

一个问题在于：时钟产生器的下拉路径由外部时钟启用，且因同一外部时钟的硬延迟(hard delay)而停用。需要所述延迟来确保当时钟产生器进行的下拉停用时，所述时钟产生器的输出已经被下拉。如果延迟不够长，那么时钟产生器将发生故障，从而导致整个时钟缓冲器电路无法输出所要的内部存储器时钟。

另一问题在于先前所描述的延迟的使用。在所述延迟期间，芯片选择线必须保持为低。芯片选择线必须保持为低的时间为保持时间，且必须比电路中所实施的时钟延迟长。时钟延迟大约为100皮秒到1000皮秒，且通常为300皮秒。保持时间的长度还影响向存储器锁存器的输入的设置时间。在时钟缓冲器中使用延迟电路可能引起时序违规，从而导致存储器操作不稳定。而且，最佳延迟时间的长度根据PVT条件而不同。因此，常将延迟设定成比在理想的条件下所需要的最小时间长。因此，时钟延迟可能是有问题的。

常规设计中的第三个问题是下拉电路中使用两个nFET晶体管。使用两个nFET来执行组合时钟信号与经延迟的时钟信号的逻辑功能。nFET是相对较大的装置，其需要增加的电路面积，且因此减小了存储器的存储密度。另外，所述两个nFET的电容增加了外部时钟上的负载。

第四个问题在于常规时钟缓冲器电路的保持器电路中使用锁存器。时钟产生器与保持器电路竞争，以使存储器时钟从低变为高或从高变为低。在某些工艺条件(例如，低电源电压或低温)下，时钟产生器可能不能够改变输出时钟。常规电源电压超过一伏，且一些电源电压现在小于一伏。在0.8伏到0.9伏的范围内的电源电压导致常规时钟缓冲器故障。这种类型的故障导致不正确的输出时钟信号和存储器电路中的故障。

因此，需要一种改进的时钟缓冲器。

发明内容

根据本发明的一个方面，一种存储器装置包括交叉耦合逻辑电路。所述交叉耦合逻辑电路具有至少两个逻辑门，其中所述逻辑门中的至少一者的输出耦合到所述逻辑门中的至少一者的输入。所述交叉耦合逻辑电路耦合到用于接受时钟信号的输入。所述存储器装置还包括时钟驱动器，其可操作以从所述交叉耦合逻辑电路的输出产生时钟信号。从所述时钟信号到所述交叉耦合逻辑电路的反馈环路控制所述交叉耦合逻辑电路。

根据本发明的另一方面，一种时钟缓冲电路包括交叉耦合逻辑电路。所述交叉耦合逻辑电路具有至少两个逻辑门，其中所述逻辑门中的至少一者的输出耦合到所述逻辑门中的至少一者的输入。所述交叉耦合逻辑电路耦合到用于接受时钟信号的输入。所述交叉耦合逻辑电路还包括时钟驱动器，其可操作以从所述交叉耦合逻辑电路的输出产生时钟信号。从所述时钟信号到所述交叉耦合逻辑电路的反馈环路控制所述交叉耦合逻辑电路。

根据本发明的又一方面，一种用于产生时钟信号的方法包括：接收输入时钟信号；从接受来自所述输入时钟信号和反馈环路的输入的交叉耦合逻辑电路产生控制信号；用所述控制信号驱动时钟信号；以及将所述时钟信号反馈给所述反馈环路中的时钟驱动器。