[发明专利]存储器装置中的自复位时钟缓冲器

权利要求书

1.一种存储器装置，其包含：

交叉耦合逻辑电路，其包含至少两个逻辑门，其中所述逻辑门中的至少一者的输出耦合到所述逻辑门中的至少一者的输入，所述交叉耦合逻辑电路耦合到用于接受时钟信号的输入；

时钟驱动器，其可操作以从所述交叉耦合逻辑电路的输出产生时钟信号；以及

从所述时钟信号到所述交叉耦合逻辑电路的反馈环路，其用以控制所述交叉耦合逻辑电路。

2.根据权利要求1所述的存储器装置，其进一步包含时钟反相器，所述时钟反相器可操作以从所述时钟信号产生输出时钟信号。

3.根据权利要求1所述的存储器装置，其进一步包含保持器电路，所述保持器电路可操作以在所述时钟信号原本正浮动时维持所述时钟信号的状态，所述保持器电路接收所述时钟信号。

4.根据权利要求3所述的存储器装置，其中所述保持器电路包含三态反相器。

5.根据权利要求4所述的存储器装置，其中所述三态反相器由所述交叉耦合逻辑电路和复位信号控制。

6.根据权利要求1所述的存储器装置，其中所述交叉耦合逻辑电路耦合到用于接受芯片选择信号的另一输入。

7.根据权利要求1所述的存储器装置，其中所述时钟驱动器包含由来自RESET信号的输入控制的pFET晶体管，以及由来自所述交叉耦合逻辑电路的输入控制的nFET晶体管。

8.根据权利要求1所述的存储器装置，其中所述存储器装置耦合到微处理器。

9.根据权利要求8所述的存储器装置，其中所述存储器装置和微处理器集成到通信装置中。

10.一种时钟缓冲电路，其包含：

交叉耦合逻辑电路，其包含至少两个逻辑门，其中所述逻辑门中的至少一者的输出耦合到所述逻辑门中的至少一者的输入，所述交叉耦合逻辑电路耦合到用于接受时钟信号的输入；

时钟驱动器，其可操作以从所述交叉耦合逻辑电路的输出产生时钟信号；以及

从所述时钟信号到所述交叉耦合逻辑电路的反馈环路，其用以控制所述交叉耦合逻辑电路。

11.根据权利要求10所述的时钟缓冲电路，其进一步包含时钟反相器，所述时钟反相器可操作以从所述时钟信号产生输出时钟信号。

12.根据权利要求10所述的时钟缓冲电路，其进一步包含保持器电路，所述保持器电路可操作以在所述时钟信号原本正浮动时维持所述时钟信号的状态，所述保持器电路接收所述时钟信号。

13.根据权利要求12所述的时钟缓冲电路，其中所述保持器电路包含由所述交叉耦合逻辑电路和复位信号控制的三态反相器。

14.一种用于产生时钟信号的方法，其包含：

接收输入时钟信号；

从交叉耦合逻辑电路产生控制信号，所述交叉耦合逻辑电路接受来自所述输入时钟信号和反馈环路的输入；

用所述控制信号驱动时钟信号；以及

在所述反馈环路中反馈所述时钟信号。

15.根据权利要求14所述的方法，其进一步包含使所述时钟信号反相以获得输出时钟信号。

16.根据权利要求14所述的方法，其进一步包含维持所述时钟信号。

17.一种存储器装置，其包含：

用于交叉耦合输入时钟信号且产生输出的装置；

用于驱动所述输出以产生时钟信号的装置；以及

用于将所述时钟信号反馈给所述用于交叉耦合的装置的装置。

18.根据权利要求17所述的存储器装置，其进一步包含用于使所述时钟信号反相以获得输出时钟信号的装置。

19.根据权利要求17所述的存储器装置，其进一步包含用于缓冲所述时钟信号的装置。

20.根据权利要求17所述的存储器装置，其进一步包含用于维持所述时钟信号同时避免对所述时钟信号的争用的装置。