[发明专利]实现记忆体子系统中的写入平准化的方法及装置

说明书

发明背景

技术领域

本发明涉及记忆体子系统，尤其涉及用于记忆体子系统的写入平准化机制(write levelization mechanism)。

背景技术

已经设计了各种记忆体子系统架构，使得记忆体控制器所产生的记忆体时钟信号和数据选通(data strobe；DQS)信号到达对应的记忆体装置时具有经校准(align)的相位，以有效地实施读取和写入操作。在双数据率同步动态随机存取记忆体(DDR SDRAM)和DDR2 SDRAM系统中，信号相位都是校准过的，这至少部分是由于以下事实：与该等信号有关的迹线长度(trace length)是匹配的。由于DDR3 SDRAM系统对于这些信号并没有匹配的迹线长度，DDR3 SDRAM记忆体架构会包含用来实施写入平准化的机制，以便在记忆体装置中校准记忆体时钟信号和DQS信号的相位。

发明内容

揭示了一种用于在计算系统的一个或更多个记忆体装置处校准时钟信号和一组选通信号的方法与装置的各种实施方式。在一个实施方式中，记忆体控制器包含被配置为用于产生时钟信号的时钟产生器，和被配置为用于产生每个选通信号的对应的选通信号产生器。该记忆体控制器进一步包括与每个选通信号产生器有关的相位恢复引擎，该相位回复引擎被配置为用于接收来自对应的记忆体装置的错误信号。该错误信号是对多个循环的选通信号中的每一个指示该选通信号相对于该时钟信号的校准的错误指示(error indication)。该相位恢复引擎包含被配置为用于维护累加值的累加器，该累加值取决于该多个循环的选通信号的该错误指示。根据该累加值，该选通信号产生器被配置为控制与产生选通信号有关的延迟。

附图说明

图1为包含记忆体控制器和一个或更多个记忆体模块的记忆体子系统的一个实施方式的框图；

图2A-C为显示依照一个实施方式，数据选通信号(DQS)相对于记忆体时钟(MemClk)信号的校准的时序图；

图3为记忆体时钟产生器、选通信号产生器和相位恢复引擎的一个实施方式的框图；

图4为记忆体模块的记忆体装置的一个实施方式的框图；

图5为显示依照各种的实施方式，在记忆体子系统中执行写入平准化的方法的流程图；

图6A和6B为显示指示在DQS信号和MemClk信号之间的校准的错误信号指示的产生的时序图；

图7为记忆体时钟产生器、选通信号产生器和相位恢复引擎的一种特定实现方式的框图；

图8为显示由累加器所维护的累加值的字段(field)；

图9为显示与图7的实施方式有关的操作的流程图；

图10和11为显示与图7的实施方式有关的信号的时序图；

图12为显示选通信号产生器和相位恢复引擎的一个进一步的特定实现方式的框图；

图13为显示依照一个实施方式，在延迟期间之前的DQS循环的重复序列的时序图；

图14为显示累加器的一种特定实现方式的框图；以及

图15为包含处理器和系统记忆体的计算机系统的一个实施方式的框图。

虽然本发明易受到各种修改和替代形式的影响，然而本发明已以附图中的示例的方式显示了具体实施方式并将在本文中予以详细说明。然而，应当理解，其附图和详细说明并不是为了将本发明限制于所揭示的特定形式，相反，本发明将涵盖所有落入由所附的权利要求所界定的本发明的精神和范围内的所有的修改、等同和替代。

具体实施方式

现在翻至图1，显示了依照一个实施方式，包含记忆体控制器100和一个或更多个记忆体模块180的记忆体子系统的框图。如所示，记忆体控制器100可以包含时钟产生器102、记忆体时钟产生器105、多个数据选通信号产生器110A-X和多个相位恢复引擎120A-X。记忆体模块180可以各包含多个记忆体装置150A-X。如以下将进一步描述的，记忆体控制器100可以支持写入平准化算法来相位校准(phase align)记忆体装置150处的记忆体时钟(MemClk)信号和对应的数据选通信号(DQS)以有效地执行记忆体读取和写入操作。