[发明专利]实现记忆体子系统中的写入平准化的方法及装置

权利要求书

1.一种记忆体控制器，包括：

时钟产生器(102)，被配置为产生用于记忆体装置(150)的时钟信号；

选通信号产生器(110)，被配置为产生用于该记忆体装置的选通信号；以及

相位恢复引擎(120)，被配置为接收来自该记忆体装置的错误信号，其中该错误信号针对该选通信号的多个周期中的每一个传输错误指示，该错误指示表示该选通信号相对于该时钟信号的校准，其中该相位恢复引擎包含累加器，该累加器被配置为维护累加值，该累加值取决于对该选通信号的该多个周期的该错误指示；

其中，该选通信号产生器(110)被配置为根据该累加值而控制与该选通信号的产生有关的延迟。

2.如权利要求1所述的记忆体控制器，其中该选通信号产生器(110)包含相位可控信号产生装置(215)，该相位可控信号产生装置被配置为根据该累加值的多个位而控制与该选通信号的产生有关的延迟。

3.如权利要求2所述的记忆体控制器，其中该相位可控信号产生装置是延迟锁定回路(DLL)装置(215)，且其中该累加值进一步包含形成次细微延迟字段的一个或更多个较低阶位。

4.如权利要求3所述的记忆体控制器，进一步包括采样电路(217)，该采样电路被配置为产生表示该选通信号的输出，其中该DLL装置(215)的输出信号被耦接为控制该采样电路的时钟操作。

5.如权利要求4所述的记忆体控制器，其中该选通信号产生器(110)被配置为根据该累加值的至少一个较高阶位，选择性地使该时钟信号的高相位或低相位之一由该采样电路采样。

6.如权利要求4所述的记忆体控制器，其中该采样电路为触发器(217)。

7.一种系统，包括：

记忆体装置(150)；以及

耦接至该记忆体装置的如权利要求1-6中任一项所述的记忆体控制器(100)。

8.一种方法，包括：

向记忆体装置(150)提供时钟信号和选通信号；

接收来自该记忆体装置的错误信号，其中该错误信号针对该选通信号的多个周期中的每一个传输错误指示，该错误指示表示该选通信号相对于该时钟信号的校准；

维护累加值，该累加值取决于对于该选通信号的该多个周期的该错误指示；以及

根据该累加值来控制与该选通信号的产生有关的延迟。

9.如权利要求8所述的方法，其中控制与该选通信号的产生有关的延迟包含根据该累加值的第一多个位，控制与DLL装置(215)有关的延迟。

10.如权利要求9所述的方法，其中控制与该选通信号的产生有关的延迟进一步包含：

根据该累加值的至少一个较高阶位，选择性地使该时钟信号的高相位或低相位之一被提供给该采样电路；以及

利用该DLL装置(215)的输出来控制该采样电路的时钟操作。