[发明专利]用于用薄金属触头来封装集成电路的方法和系统

说明书

技术领域

本发明一般涉及集成电路（IC）的封装。更特别地，本发明涉及包括薄金属互连结构的封装方法和布置。

背景技术

存在用于封装集成电路（IC）管芯的许多常规过程。举例来说，许多IC封装利用已从金属片冲压或蚀刻的金属引线框架来提供到外部器件的电互连。管芯可以借助于键合引线、焊料块或其它适当的电连接被电连接到引线框架。通常，用成型材料来密封管芯和引线框架的一部分以保护在管芯的活性侧的精密电气组件，同时使引线框架的所选部分暴露以促进到外部器件的电连接。

许多常规冲压或蚀刻引线框架具有可以在约100～300μm（4～12密耳）范围内的厚度。进一步减小引线框架的厚度可以提供多个益处，包括封装尺寸的减小和引线框架金属的节省，这降低生产成本。然而，在某些封装格式中，较薄的引线框架具有在封装过程期间翘曲的更大倾向。举例来说，翘曲在无铅引线框架封装（LLP）和四方扁平无铅（QFN）封装格式中特别有问题。可以将诸如基材带（backing tape）的支撑结构应用于引线框架以减小翘曲的风险。然而，除其它问题之外，此类结构可能招致更高的成本。

虽然用于制造引线框架或用于使用引线框架技术来封装集成电路的现有技术很适用，但是正在继续努力开发用于封装集成电路的更高效的设计和方法。

发明内容

要求保护的本发明涉及用于形成触头阵列以供在封装一个或多个集成电路器件时使用的方法和布置。在本发明的一方面，向衬底上沉积底层涂料（primer），使得衬底上的第一区域未被该底层涂料覆盖。未被底层涂料覆盖的这些第一区域形成至少第一图案。在各种实施例中，该图案可以类似于包括器件区域的至少一个阵列的引线框架面板图案。每个器件区域又可以被图案化成具有触头阵列的无铅引线框架式图案。在特定实施例中，底层涂料被印刷到衬底上。为了促进印刷，衬底可以由柔性材料形成并被卷到卷轴上。然后可以在逐卷或逐条过程中实现印刷。在底层涂料被沉积在衬底上之后，然后在沉底上溅射或以其它方式沉积基底金属层。然后可以去除底层涂料，使得被沉积在未被沉积在底层涂料上的衬底的第一区域上的基底金属层的第一部分未被与底层涂料一起去除，并且保持与衬底附接，从而形成触头阵列。在特定实施例中，底层涂料是溶于水的，并且溶剂包括水或适当溶剂介质。相反，基底金属层的第二部分和被沉积在底层涂料上的材料的任何其它部分被与底层涂料一起去除。结果得到的触头阵列可以形成有小于约10 μm、并且在特定实施例中在0.5至2 μm之间的厚度。

在某些实施例中，然后将衬底切割成面板。每个面板具有常规引线框架面板覆盖区（footprint）并包括至少一个器件区域阵列。然后，可以将集成电路管芯附着并电连接到所述至少一个器件区域阵列，使得每个管芯位于相关器件区域内。在各种实施例中，然后可以用成型材料在面板层级密封所述至少一个器件区域阵列。然后可以去除该衬底，同时留下与成型材料附接的至少基底金属层，从而使触头的至少底面被暴露。然后可以将每个密封的器件区域阵列单颗化以提供许多单独的集成电路封装。

在本发明的另一方面，描述了用于形成用于一个或多个集成电路器件的触头阵列的另一方法。在各种实施例中，在衬底上沉积基底金属层。与上述过程相反，不在衬底上对底层涂料进行图案化。在特定实施例中，通过掩模来沉积基底金属层，使得结果得到的基底金属层形成引线框架式图案或其它互连图案。基底金属层可以是单个金属层（例如，Cu）或包括基底和阻挡层的金属堆。可以将基底金属层溅射到衬底上，并且在某些实施例中，其可以具有在约0.1至0.3 μm范围内的厚度，虽然在各种替换实施例中，更薄和更厚的基底金属层可能都是期望的。

然后，使用激光烧蚀过程使以基底层涂料形成的互连图案的特征变锐利。使用激光烧蚀来使互连图案的几何结构变锐利允许形成非常细微的特征和节距。此外，通过在不使用掩模的情况下沉积基底金属层，可以产生甚至更细微的特征和节距（例如，≤10 μm）。在这些实施例中，可以单独使用激光烧蚀来形成互连图案。在限定了互连图案之后，可以增加基底金属层的厚度，并且然后该过程可以如上所述地继续进行。

根据可能的需要，前述实施例中的一个或多个的变体和特征可以被包括在另一实施例中，并且在前述实施例中的任何一个中可以使用附加变体和特征。

在研究以下图和详细说明之后，本发明的其它装置、方法、特征和优点将变得对于本领域的技术人员来说显而易见。意图在于所有此类附加系统、方法、特征和优点被包括在本说明内，在本发明的范围内，并且受到随附权利要求的保护。

附图说明