[发明专利]用于存储器的多路访问的地址生成

权利要求书

1.一种方法，包括：

提供包括多个存储器的存储器组、配置用于以前向双重访问顺序向所述存储器组应用逻辑存储器地址的前向单元、配置用于以后向双重访问顺序向所述存储器组应用逻辑存储器地址的后向单元，以及位于所述存储器组与所述前向单元和后向单元之间的至少半蝶形网络；以及

生成控制信号的集合，并向所述至少半蝶形网络应用生成的控制信号的集合，以便利用针对逻辑地址的任何n元组的、以线性顺序或二次多项式顺序中选择的一个顺序的n元组并行性来访问所述存储器组，而不存在存储器访问冲突，其中n是2的非零整数次幂。

2.如权利要求1的方法，其中桶式移位器与所述至少半蝶形网络一起置于所述存储器组与所述前向单元和后向单元之间；所述方法包括：生成所述控制信号的集合，并向所述至少半蝶形网络和所述桶式移位器应用所述生成的控制信号的集合，以利用所述n元组并行性访问所述存储器组。

3.如权利要求2的方法，其中生成用于所述至少半蝶形网络和所述桶式移位器的控制信号的集合以便访问所述存储器组包括：应用二阶差值以生成针对所述存储器组的所述n元组并行性访问的所述存储器物理地址。

4.如权利要求1的方法，进一步包括：将所述逻辑地址配对，使得如果Add0＝Add1 modulo(n/2)，则两个逻辑地址Add0和Add1成对。

5.如权利要求4的方法，其中每个配对的逻辑地址包括在所述前向单元处的第一逻辑地址，和在所述后向单元处的第二逻辑地址。

6.如权利要求4的方法，其中应用所述生成的控制信号集合包括将所述配对的逻辑地址的每一个路由通过所述至少半蝶形网络的开关，使得所述开关的每一个仅将所述逻辑地址的一个配对路由通过。

7.如权利要求1的方法，进一步包括：将所述逻辑地址配对，使得共享所述至少半蝶形网络的交叉开关的任何两个存储器是一对存储器。

8.如权利要求1的方法，用于控制在turbo解码器进行数据解码期间的存储器访问，其中至少四个总线将所述turbo解码器耦合至所述前向单元，至少四个总线将所述turbo解码器耦合至所述后向单元，以便针对所述存储器组的每个数据访问解码至少四个格状列。

9.如权利要求1的方法，其中所述控制信号的集合包括所述存储器组的存储器的地址的最低有效位。

10.如权利要求9的方法，其中所述控制信号的集合的一部分是从二次多项式的系数生成的。

11.如权利要求1的方法，其中：

所述前向单元配置用于以所述线性访问顺序4k、4k+1、4k+2、4k+3来访问所述存储器；

所述后向单元配置用于以所述线性访问顺序N-4(k+1)、N-4(k+1)+1、N-4(k+1)+2、N-4(k+1)+3来访问所述存储器；

以及所述至少半蝶形网络配置用于以八元组线性访问顺序4k、4k+1、4k+2、4k+3、N-4(k+1)、N-4(k+1)+1、N-4(k+1)+2、N-4(k+1)+3来访问所述存储器；

其中k是整数索引k＝0，1，2，1...，N/4-1，以及N是turbo交织器的长度，并且等于8的整数倍。

12.如权利要求1的方法，其中：

所述前向单元配置用于以交织访问顺序T(4k)、T(4k+1)、T(4k+2)、T(4k+3)来访问所述存储器；

所述后向单元配置用于以交织访问顺序T(N-4(k+1))、T(N-4(k+1)+1)、T(N-4(k+1)+2)、T(N-4(k+1)+3)来访问所述存储器；

以及所述至少半蝶形网络配置用于以八元组交织访问顺序T(4k)、T(4k+1)、T(4k+2)、T(4k+3)、T(N-4(k+1))、T(N-4(k+1)+1)、T(N-4(k+1)+2)、T(N-4(k+1)+3)来访问所述存储器；

其中k是整数索引k＝0，1，2，1...，N/4-1，以及N是turbo交织器的长度，并且等于8的整数倍。

13.如权利要求1的方法，其中生成用于所述至少半蝶形网络的控制信号的集合以便访问所述存储器组包括：应用二阶差值以生成针对所述存储器组的所述n元组并行性访问的所述存储器的物理地址。