[发明专利]具有混合软硬件控制的高速缓存管理的多处理器系统

说明书

技术领域

本发明涉及一种具有高速缓存存储器的多处理器系统、一种操作多处理系统的方法、和一种针对这种多处理器系统的编译器。

背景技术

已知，在多处理器系统的各个处理器与共享后台存储器之间设有高速缓存存储器。高速缓存存储器存储与后台存储器中选定地址相关联的数据拷贝。在该系统中，关注重点是保持拷贝之间的一致性。当一个处理器在它的高速缓存存储器或后台存储器中更新针对后台存储器地址的数据时，其他高速缓存存储器中针对该地址的数据的拷贝可以与所更新的数据相一致。

已知，通过高速缓存一致性电路的方式强制执行一致性。高速缓存一致性电路至少在高速缓存存储器之中传送所更新的数据的后台存储器地址。高速缓存存储器具备使用该信息来使不一致数据无效或更新不一致数据的控制器。因此，如果处理器继续寻址该数据，则在无效的情况下，将必须从后台存储器中下载该数据，或者在更新的情况下，加载所更新的数据。因此，每一个处理器中的程序执行可以使用共享数据的后台存储器地址来继续，而不关注不一致性。

然而，高速缓存一致性电路常常是非常复杂的，会引起大量的电路开销和/或处理延时以及甚至设计误差。

发明内容

其中，目的是降低确保高速缓存数据的一致性的使用所需的开销。

提供了一种根据权利要求1所述的多处理系统。该系统包括：后台存储器和多个处理元件，每个处理元件包括处理器核和耦合在处理器核与后台存储器之间的高速缓存电路。在处理器核中可以执行指令程序。在执行期间，将程序所访问的后台存储器数据高速缓存在高速缓存电路中。提供写回监控器电路来缓冲写地址，写地址用于通过处理器核的至少一部分写入数据。处理器核支持程序中的以下命令：从写回监控器电路读取所缓存的写回地址，并且使针对读取所缓冲的写回地址的命令所读取的写回地址的高速缓存数据无效。不同的命令类型(例如不同的操作码)可以用于读取所缓冲的写回地址，并且相应地使数据无效，在备选实施例中，可以使用一种命令类型来使处理器核进行这两种操作。在实施例中，不需要使所有这样的写地址无效。而可以对针对写地址的数据进行更新，例如使用针对该写地址的写数据。监控器电路通过缓冲写地址来支持程序，直到程序中读取写地址的命令到达为止。

在这种方式下，当需要时，可以已极小开销将确保高速缓存一致性的任务转移到程序中。在实施例中，处理器核是VLIW处理器核。这意味着，不会因为将指令周期全部贡献给高速缓存的一致性管理而丢失这些指令周期。

在实施例中，当在程序访问写地址之前由于时间延时引起丢失写地址时，写回监控器电路被配置为来检测溢出条件。这例如通过在溢出的情况下使整个高速缓存无效，使得程序能够提供校正操作。

在实施例中，结合针对写地址的写数据来存储该写地址。这使得处理器核能够执行更新操作，而不是无效操作。

在实施例中，写回监控器电路可以是多个处理元件共享的共享写回监控器电路。备选地，对于单个的处理元件可以使用本地写回监控器电路。该写回监控器电路可以包括作为环形缓冲器而操作的缓冲存储器。在共享写回监控器电路的实施例中，提供多个读指针来指向缓冲存储器中的位置。在备选实施例中，针对处理元件的写回监控器电路可以包括一个关联存储器，该存储器是通过写地址可寻址的。这使得处理器核能够有效地管理选定地址的一致性。

在实施例中，多处理器系统可以包括同步电路，该同步电路被配置为使程序的执行同步。这使得能够在程序中定义不需要命令管理高速缓存一致性的位置。

一种编译器，以用于产生针对处理器核的程序，所述程序具有执行任务的命令和从写回监控器电路中读取所缓冲的写回地址并且使针对写回地址的高速缓存数据无效的命令。

附图说明

使用如下附图，根据示例性的实施例的描述，这些和其他目的和有利方面将变得显而易见。

图1示出了多处理系统。

图1a示出了编译器操作的流程图。

图2示出了另一多处理系统。

图3示出了共享写回监控器电路。

图4示出了具有本地写回监控器电路的多处理系统。

具体实施方式

图1示出了多处理系统，包括：多个处理元件10、后台存储器12、处理元件10与后台存储器12之间的接口11、以及共享写回监控器电路14。在实施例中，处理元件10、后台存储器12和共享写回监控器电路14均可以是单个集成电路的一部分。在另一个实施例中，处理元件10和共享写回监控器电路14可以是单个集成电路的一部分，并且后台存储器12可以在该集成电路外部，该集成电路包括可以访问后台存储器12的接口11。