[发明专利]具有混合软硬件控制的高速缓存管理的多处理器系统

权利要求书

1.一种多处理器系统，包括：

-连接至后台存储器(12)的接口(11)；

-多个处理元件(10)，每个处理元件(10)包括处理器核(100)和高速缓存电路(102)，高速缓存电路(102)耦合在处理器核(100)与接口(11)之间，用于高速缓存由处理器核(100)的程序访问的后台存储器数据；

-写回监控器电路(14)，被配置为对通过至少一部分处理器核(100)写入数据所用的写地址进行缓冲，处理元件(10)中至少一个处理元件(10)的处理器核(100)被配置为支持来自程序的从写回监控器电路(14)读取写回地址、以及使所述至少一个处理元件的高速缓存电路(102)中针对写回地址的高速缓存数据无效的命令。

2.根据权利要求1所述的多处理器系统，其中，处理元件(10)中的所述至少一个处理元件(10)的处理器核(100)是VLIW处理器核，被配置为执行指令，每一个指令包括彼此并行执行的多个命令，这些命令包括读取写回地址和使高速缓存数据无效的命令。

3.根据权利要求1所述的多处理器系统，其中，写回监控器电路(14)被配置为，当在程序读取丢失的写地址之前从缓冲器中移除所述丢失的写地址时，或者未将所述丢失的写地址写入到缓冲器中时，检测到溢出条件，并且向处理器核发信号通知所述溢出条件。

4.根据权利要求3所述的多处理器系统，其中，处理元件中的所述至少一个处理元件的处理器核(100)被配置为，响应于溢出条件的所述信号通知，应用使高速缓存电路(102)中的所有高速缓存数据无效的命令。

5.根据权利要求1所述的多处理器系统，其中，写回监控器电路(14)被配置为结合针对每个写地址的写数据来存储每个写地址。

6.根据权利要求1所述的多处理器系统，其中，处理元件中的所述至少一个处理元件的处理器核(100)包括：具有程序的程序存储器，所述程序包括使用后台存储器地址访问高速缓存电路(102)的命令、以及读取写回地址的命令、和使针对所述读取写回地址的命令所读取的写回地址的高速缓存数据无效的命令。

7.根据权利要求1所述的多处理器系统，其中，写回监控器电路(14)由多个处理元件(10)共享。

8.根据权利要求7所述的多处理器系统，其中，写回监控器电路(14)包括作为环形缓冲器操作的缓冲存储器，并且为处理元件(10)中的相应处理元件提供指向缓冲存储器中的位置的读指针。

9.根据权利要求1所述的多处理器系统，包括：多个写回监控器电路(40)，每一个写回监控器电路(40)用于处理元件(10)中的相应一个。

10.根据权利要求9所述的多处理器系统，其中，多个写回监控器电路(40)中至少一个包括：写地址可寻址的关联存储器。

11.根据权利要求9所述的多处理器系统，其中，多个写回监控器电路(40)中的至少一个包括：作为环形缓冲器操作的缓冲存储器。

12.根据权利要求1所述的多处理器系统，包括：同步电路(20)，被配置为，响应于处理元件中的至少一个的程序中的同步命令，停止所述程序的执行，直到满足同步条件为止。

13.一种操作多处理器系统的方法，所述多处理器系统具有后台存储器和多个处理元件(10)，每个处理元件(10)包括处理器核(10)和耦合在处理器核(100)与后台存储器(102)之间的高速缓存电路(102)，所述方法包括：

-执行处理器核(100)中的指令程序；

-将程序访问的后台存储器数据高速缓存在高速缓存电路(102)中；

-使用写回监控器电路(14)来缓冲通过至少一部分处理器核(100)写入数据所用的写地址；

-执行来自程序的从写回监控器电路(104)读取所缓冲的写回地址的命令；以及

-执行来自程序的使针对所述读取所缓冲的写回地址的命令所读取的写回地址的高速缓存数据无效的命令。