[发明专利]采用下降电压的存储器单元

说明书

技术领域

本发明一般涉及存储器器件，并更具体地涉及具有采用下降电压的存储器单元的静态存储器单元结构。

背景技术

随着集成电路技术规模化，静态存储器单元中的稳定性变为影响可靠存储器阵列，例如包括静态随机访问存储器(SRAM)阵列设计的主要因素。大多静态存储器单元采用常规的六晶体管(6-T)结构。尽管该存储器单元排列提供紧凑结构，但6-T存储器单元具有许多缺点，特别是至少部分由于集成电路工艺尺寸减少时经常恶化的稳定性问题，因此6-T存储器单元不能用全部技术发展规模化。稳定性问题通常在每当存储器单元的内部节点上存储的电压受干扰时出现。随着工艺技术规模化，工艺-感应变化与基本变化源(例如，阈值电压上的掺杂波动(dopant fluctuation)效应，等等)可导致给定晶片两端的大阈值电压变化。该阈值电压分散效应基本放大6-T存储器单元中的干扰电压，该干扰可导致其中采用6-T存储器单元的SRAM阵列中的稳定性失效。

新近趋势是采用如图1图解的八晶体管(8-T)结构。8-T存储器单元10是在读取操作期间有利消除存储器单元中的干扰的读取辅助机构。示例性8-T存储器单元10包含静态存储元件12，静态存储元件12经第一和第二N-沟道金属氧化物半导体(NMOS)写入访问晶体管18和20可选择性连接到第一和第二写入位线(WBL)14和16，以使晶体管18的源极端连接到写入位线14，并且晶体管18的漏极端连接到存储元件12的第一内部节点N1，以及晶体管20的源极端连接到写入位线16，并且晶体管20的漏极端连接到存储元件12的第二内部节点N2。写入访问晶体管18和20的栅极端连接到对应的写入字线(WWL)22以便传送写入信号。写入访问晶体管18和20响应该写入信号执行将存储元件12选择性连接到写入位线14和16。静态存储元件12包含第一和第二反相器24和26，该第一和第二反相器24和26分别经配置以使第一反相器24的输出在节点N2连接到第二反相器26的输入，并且第二反相器26的输出在节点N1连接到第一反相器24的输入。

为了在读取操作期间消除存储器单元10的读取干扰，存储器单元10包括分离读取访问电路28，该分离读取访问电路28连接到对应的读取位线(RBL)30和读取字线(RWL)32，以便选择性地启动读取访问电路28。读取访问电路28包含分别以堆叠排列连接的第一和第二NMOS晶体管34和36。具体地，第一NMOS晶体管34的漏极端连接到读取位线30，第一NMOS晶体管34的源极端连接到第二NMOS晶体管36的漏极端，并且第二NMOS晶体管36的源极端接地。第一NMOS晶体管34的栅极端连接到读取字线32，并形成读取访问电路28的第一输入，并且第二NMOS晶体管36的栅极端连接到存储元件12的内部节点N2，并形成读取访问电路28的第二输入。

在读取存储器单元10时，主动读取信号(例如，VDD)施加到对应的读取字线32，由此开启读取访问电路28中的NMOS晶体管34。此外，读取位线30预充电到高电压状态。当逻辑“1”存储在节点N2时，读取访问电路28中的NMOS晶体管36开启，由此在对应读取位线30升高到高于地电位时创建电气通道，并允许电流从读取位线30流过读取访问电路28，在读取位线30和地之间流过NMOS晶体管34和36。然而，在逻辑“0”存储在节点N2时，晶体管36关闭，并因此读取线30和地之间的电气通道有效破坏，由此防止电流在读取位线和地之间流动。连接到读取字线30的感测放大器(sense amplifier)，或可替换地感测电路，优选检测读取位线上的电压和/或电流差，并使该差与存储器单元10的逻辑状态相等。

在读取操作期间，在写入操作期间使能的写入访问晶体管18和20被停用，例如，通过向对应写入字线22施加逻辑“0”。在读取操作期间停用写入访问晶体管18和20用于将静态存储元件12与对应写入位线14和16电绝缘。此外，由于连接到存储元件12的节点N2的晶体管36的栅极端具有充分高的阻抗，所以内部节点N2在读取和写入操作期间与读取位线30基本电绝缘。8-T存储器单元10提供从用来写入存储器单元的机构有益去耦的读取存储器单元的机构。