[发明专利]闭回路控制及等离子体掺杂制程中利用飞行时间离子侦测器的制程最佳化

说明书

使用于此处的段落标头只用于组构上的目的而不应视为用来限制本发明中所描述的标的。

背景技术

等离子体制程已经被广泛使用于半导体及其他工业达数十年之久。等离子体制程用于例如清洗、蚀刻(etching)、研磨(milling)以及沈积(deposition)之作业。最近，等离子体制程已经被用于掺杂。等离子体掺杂(plasma doping)有时候称为PLAD或等离子体沈浸式离子布植(plasma immersion ion implantation，PIII)。等离子体掺杂系统已经被开发来满足一些现代的电子及光学装置的掺杂需求。

等离子体掺杂系统基本上不同于利用电场加速离子然后根据其质荷比(mass-to-charge ratio)过滤离子以选择想要的布植离子的现有光束线离子布植系统(beam-line ion implantation systems)。相对地，等离子体掺杂系统将标的物沈浸于包含掺杂剂离子的等离子体中，并且利用一系列的负电压脉冲加偏压于标的物。在此，“标的物”是指被布植的工件，例如被离子布植的一基板或一晶圆。施加于标的物上的负偏压可排除标的物的表面上的电子而形成一正离子鞘(sheath of positive ions)。等离子体鞘(plasma sheath)内的电场加速朝向标的物的离子，藉以将离子植入标的物的表面。

广泛使用于半导体工业中的光束线离子布植系统(beam-line ion implantation system)具有优良的制程控制以及优良的批次间均匀度(run-to-run uniformity)。现有光束线离子布植系统提供高均匀度的掺杂于先进半导体基板的全部表面。半导体工业的等离子体掺杂系统通常需要非常高度的制程控制。然而，一般而言，等离子体掺杂系统的制程控制不如现有光束线离子布植系统。

附图说明

依据较佳的例示性实施例与另外所具有的优点，本发明将结合附图而更特殊地详述于下。各图未必按比例绘出，将强调本发明的原理以取代一般的描述。

图1示出本发明的采用闭环制程控制及最佳化的等离子体掺杂系统的方块图。

图2示出一种飞行时间离子侦测器，其可应用在本发明的闭环制程控制及最佳化的等离子体掺杂系统中。

图3示出本发明一实施例的布植剂量修正的演算法的流程图。

具体实施方式

在本说明书中提到“一个实施例”或“一实施例”时是指结合所述实施例而描述的特定特征、结构或特性包括在本发明的至少一个实施例中。在本说明书中各处出现的短语“在一个实施例中”未必全部指代同一实施例。

应了解，只要本发明仍可操作，可以任何次序执行本发明方法的各个步骤及/或同时执行本发明方法的各个步骤。此外，应了解，只要本发明仍可操作，本发明的设备以及方法可包括任何数目或全部所描述的实施例。

现在将参照随附图中所示的本发明的例示性实施例来更详细地描述本发明的教示。虽然结合各种实施例以及实例来描述本发明的教示，但并不希望本发明的教示限于此等实施例。反之，本领域的技术人员应了解，本发明的教示涵盖各种替代、修改以及等效物。本领域的技术人员在阅读本文中的教示后应认识到额外实施方案、修改及实施例以及其他使用领域，所述各者在如本文中所描述的本揭示案的范畴内。举例而言，虽然结合等离子体掺杂系统来描述本发明，但亦可将观察腔体中的情况的方法与设备应用在其他种类的制程系统中。

现在人们正在开发三维元件结构，以便增加超大型积体电路(Ultra-Large Semiconductor Integration，ULSI)的可用表面积，且将元件规模扩展至65奈米以下的技术节点。举例而言，人们正在实验室中开发动态随机存取记忆体所使用的三维沟槽电容器(three dimensional trench capacitor)以及使用垂直通道电晶体(vertical channel transistor)的许多类型元件〔诸如，FinFET(双闸式或三闸式)〕以及凹入通道阵列电晶体(recessed channel array transistor，RCAT)。这些三维元件中的许多元件需要非常精准的等离子体掺杂制程控制。另外，许多其他类型的现代电子及光学元件以及奈米技术微结构需要非常精准的等离子体掺杂制程控制。