[发明专利]电子或空穴自旋的控制和读出

说明书

技术领域

本发明涉及一种电子器件，用于控制和读出硅中单杂质的电子或空穴自旋。另一方面，本发明涉及一种使用该器件的方法。

背景技术

在通向建立可升级的硅基量子计算机的路途上，已经实现了几个重要的里程碑。最重要的有：允许在硅中精确地放置单独的磷原子的单离子注入技术的开发[1]；将先进的纳米制备、微波和低温技术应用于具有接近量子极限的电荷灵敏度的单电子晶体管(rf-SET)的生产和特征化[2]；通过将单离子注入和SET技术结合获得的对单电子在单独的磷施主之间迁移的控制和检测[3]；以及用于通用容错量子计算和误差阈后续分析的量子器件结构的布局[4，5]。

另外，最近已经论证了向小MOSFET的沟道中的杂质局部施加强微波场，并通过电检测磁共振(EDMR)来检测受驱动的电子自旋跃迁的能力[6]。

现将参见图1、图2和图3更详细地描述现有技术。

基于MOS的硅量子点和RF-SET

首先参见图1(a)和图1(c)，基于MOS的硅量子点结构10包括近本征、高电阻率的硅衬底12。器件的两侧是提供与器件的欧姆接触的磷扩散n+区的区域14和16。在表面上热生长5nm厚的SiO₂层18。使用电子束光刻(EBL)、金属热蒸发和剥离在该绝缘氧化层18的顶部制备两个势垒栅20和22。势垒栅20和22中的每一个宽约30nm，且势垒栅20和22之间的间隔小于40nm。使用氧等离子体对势垒栅进行部分氧化，以在它们的表面上形成几个纳米厚的绝缘层24和26。

在第二次EBL阶段期间，将顶栅28与势垒栅20和22对准，并再次进行热蒸发和剥离。顶栅28在横跨两个较低的栅20和22的顶部之处具有窄颈区，这仅在图1(a)中可见。

使顶栅28正向偏置，以在SiO₂层18下形成栅诱导电荷层(GICL)29；n+杂质区域为堆积层提供电荷。通过进一步降低势垒栅的电势，我们在栅之间隔离出GICL的一小部分，并获得量子点30，量子点30至引线的耦合可以容易地由势垒栅20和22调节[7]。图1(b)中示出了单个量子点的偏压谱的示例。

这种量子点具有大荷电能量，并且在被连接到共振LC储能电路时能够用作rf-SET。在这种方式下，还未充分优化的SET实现了等于或大于典型铝SET[2]的10μe/(Hz)^1/2量级的电荷灵敏度[8]。这种异常高的电荷灵敏度使得能够以10μs的测量时间测量电子的等于1％的电荷迁移。

在器件被插入储能电路时，从反射微波功率的调制中，参见图1(e)，获得改变顶栅的电势时的库仑阻塞峰图1(d)。通过将器件偏置在库仑峰的最陡的坡上得到的电荷灵敏度优于10μe/(Hz)^1/2[7，8]。

与更普通的Al-SET相比，Si-SET具有几个重要的优点。首先，由于其不需要双角度蒸发，因此其制备完全是MOS兼容的。第二，薄(且不可调)Al₂O₃隧道结由通过栅电势被控制的可调节势垒所取代，这也降低了由于无法控制的或随机的静电荷而导致的器件脆弱性。第三，Si-SET在1T量级的磁场中不会遭受操作困难，而Al-SET则会经历从超导到正常状态的转变。第四，Si-SET对干扰Al-SET器件的大多数电荷偏移噪声具有免疫力[9]。

借助通过单杂质的共振隧穿的输运

我们能够想出的使用上述基于MOS的结构来研究单独的杂质的最简单的结构是，在势垒栅下注入单杂质44的、截断GICL 29的单个隧道势垒20/22，如图2中的概图。该器件可以被认为是图1的Si量子点的“一半”再加上势垒栅之下的杂质。

在改变电荷的隧穿势垒的高度时，势垒栅还具有使杂质能级与引线的费米能级EF共振的功能，参见图2(c)。在存在磁场的情况下，还可以分辨出塞曼分裂的杂质态。通过施加小的源-漏偏压并以与GICL的费米能级共振来调节杂质能级，我们期望观察到非常尖的电导率峰，如近期对finFET[10]和肖特基器件[11]的类似实验中所论证的。图2(d)中示出在这种类型的器件中第一次观察到这种电导率峰。