[发明专利]高分辨率时间-数字转换器

说明书

技术领域

所揭示的实施例涉及时间-数字转换器(TDC)。

背景技术

时间-数字转换器(TDC)是产生数字输出值(有时被称为时戳)的电路。时戳表示第一信号的沿与另一信号的沿之间所经过的时间。TDC具有若干用途，包括在锁相环路(PLL)中的用途。

图1(现有技术)是TDC PLL 1的高度简化的概念框图。TDC PLL 1包括输出多位数字调谐字流的环路滤波器2。数控振荡器(DCO)3接收数字调谐字，并输出对应的信号DCO_OUT，其频率由所述数字调谐字决定。DCO_OUT可(例如)具有在三GHz到四GHz的范围内的频率。累加器4使DCO_OUT的每一周期递增，且所述累加器的值与参考时钟信号REF同步锁存到锁存器5中。参考相位累加器6递增其输入引线7上的值。参考相位累加器6与参考时钟信号REF同步递增。经由线8将累加器6中所累加的值供应到减法器9。加法器10的输出经由线11供应到减法器9。减法器9(也称为相位检测器)从线8上的值减去线11上的值，并在线12上以数字字的形式将所得差值供应到环路滤波器2。

累加器6所递增的输入引线7上的值是线13上的整数频率控制部分与线14上的分数部分的总和。所述分数部分随时间过去而由Δ-∑调制器15改变。线11上的值是锁存器5所输出的整数部分以及线16上的分数部分的总和。时间-数字转换器17产生数字输出时戳，其表示信号DCO_OUT的沿与参考时钟信号REF的沿之间的时差。此实例中的信号REF具有固定但显著低于DCO_OUT的频率。TDC 17所输出的时戳由标准化电路18标准化，以产生线16上的分数部分。

图2(现有技术)是TDC 17的简化图。TDC 17包括反相器19到23的延迟线，以及一组相关联的触发器24到28。DCO_OUT信号的波前沿反相器的延迟线向下传播，且当参考时钟信号REF的上升沿出现时，所述延迟线中的信号的状态被并行计时到触发器24到28中。所述触发器将此处称为“时戳”的多位数字字输出到线29上。

图3(现有技术)是说明TDC 17的操作的简化波形图。在延迟线内捕获一个低脉冲，且所述低脉冲经由所述延迟线传播。一和零的行30表示延迟线的各个节点上的值。当DCO_OUT低脉冲到达图3中所说明的延迟线中的位置时，信号REF从低转变到高。DCO_OUT的低脉冲的结尾的低到高沿的时间与REF的低到高转变的时间之间所过去的时间量被识别为时间PD。DCO_OUT信号保持低(半周期时间)的持续时间被识别为时间HPER。如果延迟线的反相器具有较小的传播时间(反相器为“快”)，那么延迟线的节点上的信号的状态可如箭头30所指示那样表现。PD近似等于七个反相器传播延迟，且HPER近似等于八个反相器传播延迟。此处的值PD指示DCO_OUT的低到高沿与REF的低到高沿之间的时间延迟。时间测量结果的单位为反相器传播延迟。TDC PLL使用此相位信息来使TDC PLL保持锁定。

然而，如果延迟线的反相器具有较大的传播时间(反相器为“慢”)，那么延迟线的节点上的信号的状态可能如箭头31所指示那样表现。指示DCO_OUT的低到高沿与REF的低到高沿之间的持续时间的值PD并非为七，而是值PD为四。类似地，值HPER并非为八，而是值HPER为四。希望如从TDC输出的时戳被标准化，使得其较少依赖于延迟线的反相器的传播速度变化。

图4(现有技术)是图1的标准化电路18的简化电路图。标准化电路18接收从TDC17输出的未经标准化的时戳值PD，使用乘法器38来对其进行标准化，并将经标准化的时戳值PDN输出到线16上。标准化电路18使用从TDC 17输出的HPER值来执行所述标准化。在线32上将四位值HPER供应到累加器33。累加器33在慢得多的参考时钟CKR的每一上升沿上递增值HPER。因此，如果值HPER较小，那么累加器33将需用累加器33的较多递增以溢流且在线34上输出溢流信号。然而，如果值HPER较大，那么将需用累加器33的相对较少的递增来使溢流条件发生。累加器33递增的次数由计数器35记录。当溢流条件发生时，线34上的溢流信号转变为高，且致使锁存器36存储来自计数器35的计数值。因此，如果HPER较小，那么所捕获的计数值将较大，而如果HPER较大，那么所捕获的计数值将较小。计数值AVE_PER由线37供应到乘法器38。如果HPER较小，那么PD也将较小，但乘法器38将使此较小PD值乘以较大的AVE_PER，从而输出经标准化的PDN。类似地，如果HPER较大，那么PD也将较大，但乘法器38将使此较大PD值乘以较小AVE_PER，从而输出经标准化的PDN。